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[参考译文] LMK05028:使 PLL2既锁相到 IN0基准输入又锁频时出现问题。

Guru**** 1953960 points
Other Parts Discussed in Thread: LMK05028
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1431195/lmk05028-problem-getting-pll2-to-both-phase-and-frequency-lock-to-in0-ref-input

器件型号:LMK05028

工具与软件:

我正在尝试使用 LMK05028部件来使用 PLL1生成参考时钟、并使用 PLL2清理传入的时钟。

我将使用评估板、其中 XO 频率为10 MHz、TCXO 频率为48.0048 MHz。

所有时钟输出均为156.25 MHz。 在我的测试设置中、我已将 OUT6_P (来自 PLL1)连接到 IN0_P (分别配置为 CMOS 和 LVCMOS)。 我已将 PLL1配置为2环路 TCXO-DPLL 模式、只能自由运行。 我已将 PLL2配置为3环路模式、并想使用 REF-DPLL 锁定到在 IN0上输入的传入参考时钟。

当前的情况是两个 PLL 都锁定并在所有输出上产生156.25 MHz 时钟。 不过、我遇到的问题是 PLL2既未锁定相位、也未锁定频率(LOPL_DPLL2和 LOFL_DPLL2都已置位)。 由此、我可以想象 TCXO-DPLL 和 APLL2均已锁定、但 REF_DPLL2未锁定。 状态信息指示正在使用参考 IN0、如果我拔下此输入、状态会发生变化、我相信 PLL2可以自由运行。

我尝试了很多不同的设置,没有任何改进。 因此,我在这方面得到了一些帮助。

我已经随附了 TICS Pro .tcs 文件、其中包含了我当前使用的配置。

e2e.ti.com/.../my_5F00_dev_5F00_bd_5F00_28_2D00_10.tcs

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    您好、Gary、

    我将开始进行这方面的工作,并尝试了解正在发生的事情。 我会在本周结束前再次向您通报最新情况。

    此致、
    Kyle Yamabe

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    您好、Gary、

    我想确认、但 XO 和 TCXO 值是否交换了? 在我们的 EVM 上、默认是一个10MHz TCXO 和一个48.048MHz XO。

    此外、 看看步骤3的输入选择模式配置、您是否尝试过将自动选择更改为忽略、或将选择模式更改为手动、然后选择要保留的寄存器?

    我也很好奇您为什么 将 OUT6_P (源自 PLL1)连接到 IN0_P? 这只是为了帮助我了解如何以最佳方式创建新配置。

    非常感谢

    此致
    Kyle Yamabe

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    尊敬的 Kyle:

    感谢您帮助了解这个问题。

    对于排版错误、我们深表歉意。 振荡器频率与 EVM 默认值相同:TCXO = 10MHz、XO = 48.0048MHz。

    ‘第3步中的配置、"自动"设置适用于我不使用的 DPLL1 (REF-DPLL1、我相信)。 PLL1应在2环路 TCXO/APLL 模式下运行、因此 PLL1的输出应锁定到 TCXO 频率。 我希望我理解得正确。

    我希望 PLL2能够在156.25 MHz 下运行、并能够锁相到3个可能的基准时钟。 分别是156.25 MHz、125 MHz 和62.5 MHz。 所有三个时钟均可恢复时钟、但156.25 MHz 除外、它也可直接来自 PLL1。 之前从事此工作的工程师将其从外部本地采购的156.25 MHz 连接到 PLL IC、因此 OUT6连接到 IN0。 我‘应该能够在内部进行这个连接、也许可以通过将 PLL 基准输入设定为'VCO1 Loopback'来实现。

    在我的初始测试中、我只想通过 IN0使用这个外部连接将 PLL2锁定到 PLL1。 完成该工作后、我计划添加其他频率选项。

    此致、
    Gary

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    您好、Gary、

    很抱歉花更长的时间回到您的问题上。
    我已经设置您的系统并测试了电路板、我看到与您描述的 PLL 不锁定相同的问题。
    我会在下周初尝试找出这一点。

    我确实有一个问题、来自 PLL1的输出频率是多少、您是使 OUT0、OUT1和 OUT2上的156.25MHz 恰好或接近该频率?

    此致、
    Kyle Yamabe

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    尊敬的 Kyle:

    我刚刚从 PLL1和 PLL2中检查了频率。 PLL1生成156.62 MHz、而 PLL2生成156.58 MHz。

    我已经使用相同的示波器测量 Keysight 图形发生器集的输出来生成156.25 MHz 的输出频率、从而确认了测量的频率。 这在同一范围内测量156.249 MHz。

    我还将图形发生器输出连接到参考输入 IN0、并将其路由到 OUT0。 此方法测量156.247 MHz。 我认为这证明了我的基准输入配置正确。

    看起来两个 PLL 都不产生其配置的频率。

    此致、
    Gary

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    您好、Gary、

    感谢您向我确认这些信息。 我还看到在设置中输出设置不正确、因此设置频率存在问题、会导致输出配置不正确。

    由于频率未锁定到实际设置的频率、因此会导致系统出现相位和频率锁定问题。

    我将着手调试为什么输出未正确设置输出频率、从而应该解决锁定问题。

    此致、
    Kyle Yamabe

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    尊敬的 Kyle:

    我已设法让 PLL1生成所需的156.25 MHz 输出频率。 我通过将 TCXO 环路带宽从600更改为20来实现了这一点。

    我也试验了针对 PLL2的配置。 我已将模式从3环路更改为2环路 REF-DPLL。 这同样会提供正确的156.25 MHz 输出频率、并且将 DPLL 环路带宽设置为20并反复查看相位和频锁阈值后、现在相位和频率也会锁定到基准输入。

    由于我在 PLL2中获得了良好的抖动性能、因此我想象2环路 REF-DPLL 模式适合我。 但是、我仍然希望实现3环路运行、因为这应该会给我提供更好的频率稳定性。 我已经在3环路模式下对 PLL2尝试了不同的 TCXO 环路带宽设置、但未能在输出端获得156.25 MHz。 保留在156.60 MHz 周围。 您是否在此设置的更好配置方面取得了任何进展?

    我已经附上了最新的 TICS Pro 配置文件、其中 PLL1处于2环路、TCXO-DPLL 模式、PLL2处于2环路、REF-DPLL 模式。

    此致、
    Garye2e.ti.com/.../my_5F00_dev_5F00_bd_5F00_07_2D00_11-PLL2-2_2D00_loop-mode-all-locked.tcs

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    您好、Gary、

    我还在努力生成一个配置、我将在明天结束时为您生成一个配置。 我还将致力于使 PLL2实现出色的抖动性能。

    此致、
    Kyle Yamabe

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    您好、Gary、

    通过更改 EVM 上的板载 TCXO、我能够使用3环路模式获取您发送的原始配置、从而正确锁定和输出准确的频率。 TCXO 精度不是很高、这会导致频率设置不正确。  

    您是否需要为您的应用保持?
    我建议您不要使用3环路模式、而是对两个 PLL 使用2环路模式。 输出的频率精度将锁定到基准、只要保持的基准将决定精度即可。 但是、如果使用保持模式、则可以通过将2环路模式下使用的 XO 替换为 TCXO 来获得相同的性能。 处于保持状态、因为器件将锁定到 APLL 中的 XO 输入的精度、这将决定输出的性能。

    您提供的最新配置已正确配置、适用于2环路模式设置。

    如果您需要任何其他帮助、请告诉我。
    此致、
    Kyle Yamabe

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    尊敬的 Kyle:

    有趣的是、听说 TCXO 的精度。 感谢您解释原始配置不起作用的原因。

    我真的不需要保持、因此以2环路模式运行的两个 PLL 都可以为我效劳。 但是、至少我知道在将来需要保持和3环模式时该怎么办。

    感谢您的帮助。

    此致、
    Gary