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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1450135/lmk04101-pll1-of-the-clock-generator-is-not-locking
工具与软件：
我正在使用的时钟发生器具有两个 PLL。 PLL2完全锁定、但 PLL1无法锁定 . 以下是我所需的时钟频率设置。 GEN. PLL1：
PLL2： 我们首先使用了推荐的环路滤波器设计、即 后来尝试将带宽增加到17kHz、但这也没有帮助 无法真正理解为什么 PLL1未锁定。 请提供帮助
您好！
是否已将在10 MHz 处运行的 VCXO 连接到 CPout1？ 然后您是否将其输出路由到了 OSCin？ 这将是通过 PLL1实现锁定的唯一方法。 PLL2锁定、因为它连接到板载 VCO。
谢谢！
Michael
您好、Michael： 是的、外部 VCXO 连接到 CPout1并路由到 OSCin。 请检查设计以便更好地加以说明
您如何监控 PLL1的锁定状态？
此外、您是否能够提供 LMK04101的完整原理图？ 您能否以.tcs 文件或 hex 文件(.txt)的形式提供 LMK04101的配置文件。
我做了更多研究、发现 PLL1由于频带窄而无法锁定。 它不会指示正在锁定、但其行为实际上与锁定时相同。 您的时钟输出是否符合预期？
嗨、Micheal、
我们观察到该器件能够提供稳定的时钟、但频率与我们配置的频率不完全相同。
例如：预期频率为30 MHz 测量输出为30.8 MHz。
这也会在下电上电时发生变化。
我们确实尝试了将 BW 增加到17KHz、但没有看到任何改进。
寄存器映射、
我很快就会给你。
