[参考译文] ADC09SJ1300-Q1：绕过 SYSREF 窗口

您好、Mitsuo：

如果您在系统上看到很多与 sysref 相关的错误、这意味着 ADC 上的 sysref 时序可能并不有效、因此您实际上必须使用 ADC 的窗口化功能来确保 ADC 正确地对 sysref 信号进行采样。  

要确认这是个问题、您可以检查 ADC 的 JESD_STATUS 寄存器中的 REALIGNED 和 ALIGNED 位。 这将告诉您、ADC 首次捕获 sysref 时、aligned 和 REALIGNED 标志将为他提供。 现在、您可以清除这个重新对齐标志、然后轮询该寄存器来查看此标志是否再次设置、如果是、这意味着 ADC 上的参考频率时序无效、它在不断对齐链接。

另外、您能否分享为什么认为 sysref 窗口化功能不适用于您的系统？

谢谢！

Eric

Eric、您好！

很抱歉这么晚才回复。

我将分享一份关于我们电路板上 IP 错误发生次数的检查。
根据这些结果、我认为唯一比较好的配置就是不使用 sysref 窗口化。

每个 ADC 设置 都 接受了两次测试。
在一项测试中、 在电源输入后和两分钟后立即检查了 IP 错误的数量。 (测试温度始终在25°C 附近。)

谢谢你。

Eric、您好！

请另外告诉我。

sysref 窗口化在内部做什么？
应该在什么设计中使用 sysref 窗口化？
在启用 sysref 窗口化时是否可能频繁发生 IP 错误？

我们根据以下设计使用 ADC09SJ1300。
・FS=1250Msps (使用内部 PLL、CLK±312.5 MHz、0.625 MHz)
・JMODE=11 (9位、8b/10b、4通道)
・flinerate=5Gbps

另外也可以分享一下 ADC 和 FPGA 的框图、不过请大家通过电子邮件告知。

谢谢你。

您好、Mitsuo：

您遇到的 IP 错误是什么？ 您是否还可以与 JESD_STATUS 寄存器共享 ADC 寄存器0x208的状态。 这种寄存器将让我们知道 sysref 信号是否在 ADC 端得到正确处理。

在 ADC sysref 窗口中、用于确保您始终满足由 ADC 时钟采样的 sysref 信号的设置和保持要求。 由于此器件的 ADC 时钟可能非常高(>1GHz)、因此有时可能难以满足设置和保持要求。 为了确保我们满足设置和控制 sysref 窗口正在进行的工作、我们将在多个延迟位置对 sysref 进行采样、然后还将报告对 sysref 进行采样的有效位置。 然后我们可以对 ADC 进行编程、从而在此延迟位置对 sysref 进行采样。

由于使用内部 ADC PLL、您或许无需使用 sysref 窗口即可开始使用、因为 ADC 时钟运行速率要慢得多、并且不会出现太多的设置和保持问题。 重要的是要检查 ADC CLK 和 ADC sysref 是否相位同调并且相互之间没有滑动。 因此、检查我上面提到的寄存器将帮助我们缩小问题发生的范围。

谢谢！

Eric

Eric、您好！

我将在补充说明中解释 IP 错误。

我将谈论一个大约为160us 至270us 的时间间隔。

在 TI-JESD204C-IP 中、当 Rx_LANE_VALID 下降时、无效/不可表/视差错误计数为0xF、在某个时刻复位为0x0、然后 Rx_LANE_VALID 再次出现、对吗？

我们将以下条件计为单个 IP 错误：Rx_LANE_VALID 下降、并且无效/不可表/视差误差大于零。 我们将其称为 IP 错误。

谢谢你。

尊敬的 Mitsuo：

这就说明 ADC 根本就不会实际捕获 SYSREF。 在一种情况下、您读取7D、从而使 sysref 对齐和重新对齐得到设置、这应该会发生、然后在您清除 sysref 重新对齐后、它会继续得到设置、这表明 sysref 时序对 ADC 而言是准确的。 在另一种情况下、您读取 sysref 对齐并重新对齐为0、表示 ADC 从未收到 sysref。  

我猜是 ADC 的参考频率不正确、或者参考频率可能与 ADC 采样时钟不一致。

谢谢！

Eric