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器件型号：TI-JESD204-IP 工具/软件：
您好、
我的设置包括：
-使用 TI-JESD204-IP 将 FPGA 中生成的数据发送到 DAC
- DAC 的输出被环回到一个 ADC (模拟回路)
-使用 TI-JESD204-IP 从 FPGA 接收在 ADC 中捕获的数据
上电后、一切正常。 但是、如果我重置并重新配置 DAC、ADC 和 TI-JESD204-IP、会有一种不同的行为：在 FPGA 接收到的数据延迟比上电后高得多。
如果在第二次复位和重新配置期间将 MASTER_RESET_n 保持为"1"、则延迟可以。
为什么会发生这种情况？
我在中看到、IP 每个 Tx 通道使用4 BAM、因此我想延迟来自这些 BRAM。
提前感谢
Miguel
