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器件型号：TI-JESD204-IP 工具/软件：
您好、
我正在尝试模拟 JESD204 IP 的参考设计、但没有得到任何结果。 来自 IP 的每个信号都显示为高阻抗信号。
我首先将 MASTER_RESET 驱动为“1"，“，然后、然后 在 200ns 后将 TX/rx_SYNC_RESET_VIO 驱动为“0"。“。 JESD204 进行配置、不会对 Verilog 头文件或任何其他文件进行任何更改。
我尝试 在 Vivado 2023.1 中运行 zcu102_8b10b 以及 vcu118_64b66b reference_designs 的仿真、两者的结果相同。
谢谢、
Daniel Urdaneta
