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[参考译文] THS1206:DATA_av 线路始终保持高电平

Guru**** 2491735 points
Other Parts Discussed in Thread: THS1206

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1535778/ths1206-data_av-line-always-keeping-high

器件型号:THS1206

工具/软件:

我正在尝试将 THS1206 与 AMD Artix 7 FPGA 连接。
ADC 在差分模式下配置为双通道。 当我尝试通过将 CR0 设置为 0c8h 来在自动扫描模式下运行时、ADC DATA_av 线路始终保持高电平。
执行的初始化过程如下:

1) 写入 CR1 401h。

2) 写入 CR1 400h

3.) 写入 CR1 402h(用于 FIFO 复位)。

4.) 写入 CR0 0c8h、

5.) 写入 CR1 410h。

对于同一序列、如果我在步骤 4 中写入 020h 或 028h(单个通道处于差分模式)、DATA_av 线路会根据需要切换、并能够看到输出。

 我在这里做什么?
而  

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    尊敬的 Varun:

    欢迎来到我们的 e2e 论坛!  THS1206 是一款管道线路转换器、需要 CONV_CLK 在 DATA_AV 进入活动状态之前切换 7+TL 次。  一旦 DATA_AV 变为有效、您就可以开始读取转换结果。  如果您不阻止尝试读取数据,则可能会进入此处描述的情况 — DATA_AV 不会切换。  您能否提供控制行的屏幕截图?

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    您好、Tom、
    感谢您的答复。
    根据您的请求 捕获了控制线时序(此处随附)

    我可以看到 ADC_dav (data_av) 在 7 + TL(在本例中为 00)内为高电平。
    之后、它会在半 conv_clk 内变为低电平、并输出一个值 (EE4)、之后它无限期保持高电平。

    其中、对于同一初始化序列、当我将 CR0 写入 020h 或 028h 时、可以看到 ADC_dav (data_av) 线路切换并提供正确的输出(下面是 CR0 的快照、即 020h)

    如果您需要更多意见、请告诉我。

    此外、您是否可以提供示例 FPGA 接口驱动程序代码(在 VHDL 或 Verilog 中)来检查?  

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    尊敬的 Varun:

    很遗憾、我没有任何 FPGA 代码可供共享。  您能否将/RD 选通时间提前半个时钟周期(请参阅数据表中的图 30)?  这应该会解决问题。

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    您好、Tom、
    我 提前带来了/RD 频闪半个周期、但仍然存在相同的问题、连接了熨平板抓手

    是否怀疑有任何硬件连接问题。 硬件的连接方式如下。

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    您能否先看一下图 35、36 和 37、然后使用示波器看看您是否获得了正确的读写信号?

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    Sure Tom、  
    我将再次仔细查看这些数字、  
    但我只有一个问题、对于相同的时序条件、如果 CR0 为 020h 或 028h、我能够获得正确的数据。

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    对于每个转换周期、一旦满足 TL、就必须“读取“日期才能使 DATA_AV 保持活动状态。  您可以尝试引入 RD 另一个四分之一周期、使其处于同一转换时钟周期内。