[参考译文] THS1206：DATA_av 线路始终保持高电平

您好、Tom、
感谢您的答复。
根据您的请求 捕获了控制线时序（此处随附）

我可以看到 ADC_dav (data_av) 在 7 + TL（在本例中为 00）内为高电平。
之后、它会在半 conv_clk 内变为低电平、并输出一个值 (EE4)、之后它无限期保持高电平。

其中、对于同一初始化序列、当我将 CR0 写入 020h 或 028h 时、可以看到 ADC_dav (data_av) 线路切换并提供正确的输出（下面是 CR0 的快照、即 020h）

如果您需要更多意见、请告诉我。

此外、您是否可以提供示例 FPGA 接口驱动程序代码（在 VHDL 或 Verilog 中）来检查？  

尊敬的 Varun：

很遗憾、我没有任何 FPGA 代码可供共享。  您能否将/RD 选通时间提前半个时钟周期（请参阅数据表中的图 30）？  这应该会解决问题。

您好、Tom、
我 提前带来了/RD 频闪半个周期、但仍然存在相同的问题、连接了熨平板抓手

是否怀疑有任何硬件连接问题。 硬件的连接方式如下。

您能否先看一下图 35、36 和 37、然后使用示波器看看您是否获得了正确的读写信号？

Sure Tom、  
我将再次仔细查看这些数字、  
但我只有一个问题、对于相同的时序条件、如果 CR0 为 020h 或 028h、我能够获得正确的数据。