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[参考译文] DAC39RF12EVM：DAC39RF12EVM 的设置

admin
Guru**** 2383220 points
Other Parts Discussed in Thread: DAC39RF12EVM
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1530427/dac39rf12evm-setup-for-dac39rf12evm

器件型号：DAC39RF12EVM

工具/软件：

你（们）好  

我按照手册中提供的步骤操作、使用连接器 J6 上功率级别为 10dBm 的 SMF 100A 信号发生器和连接器上的基准时钟@ 160MHz @ 12dBm 提供 DAC 时钟@10.24GHz。 我按照建议安装了所有应用程序。 FPGA (TSW14J59) 单独供电 (12V、3A)、将板上的 FMC 电源设置为关闭、而 DACEVM 使用另一个电源 (12V、3A) 供电。 我在 DAC 评估板上看到绿灯。  

此后、我从 GUI DAC39RF12EVM 软件开始、按照建议的 J59 服务器启动并侦听端口所执行的步骤、按照 JMode0 中的建议对 DAC 进行编程、如所述、在 4GHz 时在频谱分析仪上看不到任何输出。

有人能帮助我做什么我错了,有什么要注意?  

两个器件都位于 10MHz 同步时钟上。

附件也是来自 J59 服务器的日志文件。

***调查互联 FPGA 的环境...

 

***检测到一个 FPGA。 电缆 ID 为 210251B73D74

 

***检查连接的主板是否与 J59 FPGA 兼容

 

***在板 0 上找到一个与 J59 兼容的 Kintex UltraScale+ FPGA

 

***初始化 J59

 

***在端口 50000 上启动服务器

 

***服务器正在侦听连接...

 

***从测试连接

 

***从测试收到的消息：j59.fpga_init()

 

***未指定位文件或协议！ 假设 FPGA 已编程

 

***从测试收到的消息：j59.FPGA_INIT (jesd_protocol='64b66b')

 

***编程 FPGA

 

*** J59 FPGA 已初始化。 正在检查支持的协议

 

*** FPGA 加载 64b66b JESD IP

 

***从测试收到的消息：j59.jesd_set_link_rate (LANE_RATE=10560000000.0、gbtrefclk_rative=66.0                   )

 

***将 PLL 基准缓冲器设置为 REFCLK0

 

***期望 PLL 参考频率为 160.0MHz

 

***选择的 PLL 为 QPLL0

 

***所有 PLL 已锁定。 PHY 就绪

 

***从测试收到的消息：j59.DAC_SET_JESD_params ('lmfs_params'、links=1、lanes=16                              、channel=1、Frame_Octets                              =2、                Samples_Per_Frame Sample_Resolution = 16、Frames_Per_Multiframe               = 32               、Channel_Resolution = 16、               JESD_Mode= 16、               HD_Mode= 0                Format_Twos_Complement = True、               去交错因子=无）

 

***设置 Tx IP 的 LMFS 参数

 

***通道映射和反转将设置为默认值

 

｛'链接'：1、

 'Lanes'：16、

 '通道'：1、

 Frame_Octets：2、

 Samples_Per_Frame：16、

 Channel_Resolution：16、

 'JESD_JESD' Sample_Resolution：16、

 ' Format_Twos_Complement '：正确、

 'HD_Mode'：0、

 Frames_Per_Multiframe：32、

 'MEMBlock' Blocks_Per_：1、

 “摇摆“：1、

 'LANE_MAP'：[0、1、2、3、4、 5、6、7、8、9、 10、11、12、13、14、 15]、

 “REVERD_LANES"：“：[0、0、0、0、 0、0、0、0、0、 0、0、0、0、0、 0]、

 “ACTIVE_LANES"：“：[1、1、1、1、1、 1、1、1、1、1、 1、1、1、1、1、 1]、

 'dedavert_factor'：无｝

 

 

***从测试收到的消息：j59.DAC_LINK_BRUPing()

 

***从测试收到的消息：j59.DAC_LOAD_BUFFER (csv_file='D：/tempfiles/v3.1.2/J59 Commander/DAC_TONES/temp.csv、start_address ='RAM1')

 

***已加载缓冲区。 缓冲区的总大小为 245760

 

***从测试收到的消息：j59.DAC_SETUP_PLAZATION (PLAYBACK_BUFFER_START_ADDRESS='RAM1'、                   BUFFER_SIZE=245760)

 

***设置 DAC 回放缓冲区和参数

 

｛'LANE_PLAYBACK_ORD'：[0、1、2、3、4、 5、6、7、8、9、 10、11、12、13、14、 15]、

 “Playback_buffer_start_address"：“：“RAM1"，“，</s>、

 'Buffer_size'：245760、

 'Cycline_mode'：true、

 'TRIG_SOURCE'：'SW'、

 'TRIG_DELAY'：0、

 “start_on_multicambox"：“：错误、

 'WAIT_MULATION_BOUNDARY'：FALSE｝

 

 

***从测试收到的消息：j59.DAC_PLAYBACK_START()

 

***从测试收到消息：退出

 

***已发送“已接受退出“进行测试。 关闭连接。

***测试连接已关闭。

  • 0
    TI__Guru**** 2383220 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    嘿 Venu、  

    您是否正确设置了 DAC 源？ 在“Analog Output“选项卡和“NCO configuration“选项卡上都有 DAC 源多路复用器控制。 确保数据流到达您连接进行查看的 DAC。  

    此外、DAC GUI 是否通过“JESD Status“窗口显示 JESD 链路已接通？

    此致、  

    马特

  • 0
    TI__Guru**** 2383220 points
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    您好、Kramer

    我使用高速数据转换器@4GHz 在 FPGA 上生成了音调。 并且使用 Jmode0 时采样率相同、为 10.24G。 我尝试了刷新 DAC GUI、它似乎没有刷新来了解状态。 在更改 Analog Output 选项卡并移动到下一个选项卡后、选项卡也是 SPI ERROR。 它会恢复到 SPI 错误。 我不确定是否相关。 有些事情似乎很糟糕。

    Venu

  • 0
    TI__Guru**** 2383220 points
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    这看起来 SPI 无法正常工作。 SPI 错误是 MXMODE、因为它可能会读回所有寄存器的 0xFF、因此它读回的 MXMODE 无效。 您能否确认 SPI 设置正确？

    此致、  

    马特

  • 0
    TI__Guru**** 2383220 points
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    您好、Matt

    这个问题我纠正了、我意外禁用了 FMC 通信。 现在没有这个问题。 但是、现在我看到更像这样的内容。 FPGA 命令错误。 这意味着什么？FPGA 是预编程的、还是应该在运行此代码之前单独对其进行编程？

    VVenu

  • 0
    TI__Guru**** 2383220 points
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    您能给我展示 j59_server 的输出吗？

    谢谢！

    马特

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    TI__Guru**** 2383220 points
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    您好、Matt

    这是 J59 服务器上的输出

    似乎需要对 FPGA 进行编程。

    Venu

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    TI__Guru**** 2383220 points
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    看起来它能够对 FPGA 进行编程。 您能否确认时钟已在 DAC EVM 上正确设置、并且 DAC EVM 是否获得了适合您的配置的基准时钟？  

  • 0
    TI__Guru**** 2383220 points
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    是的、DAC 时钟设置为 10.24GHz、连接器处使用 Rhode & Schwartz 设置为 10dBm。 基准时钟设置为 160MHz @10dBm。 两者都与 10MHz 参考时钟同步。  

    该消息表示、它假设 FPGA 已编程。 我不确定是否已进行编程。 请问、当我们打开电源时、是否已经有一个出厂负载的位流？

    Venu

  • 0
    TI__Guru**** 2383220 points
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    您好、Matt

    您能帮我解决这个错误（FPGA 命令错误）吗？

    Venu

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    TI__Guru**** 2383220 points
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    J59 Commander 首先检查是否已在 FPGA 上编程固件、何时会在屏幕上打印该消息。  如果未加载固件、则对 FPGA 进行编程。  

    FPGA 似乎出于某种原因而退化。 发生了导致其退火的错误。 让我与 FPGA 固件工程师核实一下进展情况。  

    此致、  

    马特

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    TI__Guru**** 2383220 points
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    您好、Matt

    我卸载了 DAC39RF12EVM 并清理了所有文件。 我现在作为干净的 DAC39RF12EVM 软件重新安装。 现在、当我运行相同的步骤时。  

    FPGA 已编程、成功、无错误。 我仍然看不到输出。

    JESD 链路展示了这一点。 我正在使用 Jmode0（列在 EVM 中）

    JESD 链路未建立。

    J59 服务器显示以下内容  

    ***检测到一个 FPGA。 电缆 ID 为 210251B73D74

    ***检查连接的主板是否与 J59 FPGA 兼容

    ***在板 0 上找到一个与 J59 兼容的 Kintex UltraScale+ FPGA

    ***初始化 J59

    ***在端口 50000 上启动服务器

    ***服务器正在侦听连接...

    ***从测试连接

    ***从测试收到的消息：j59.fpga_init()

    ***未指定位文件或协议！ 假设 FPGA 已编程

    ***从测试收到的消息：j59.FPGA_INIT (jesd_protocol='64b66b')

    ***编程 FPGA

    *** J59 FPGA 已初始化。 正在检查支持的协议

    *** FPGA 加载 64b66b JESD IP

    ***从测试收到的消息：j59.jesd_set_link_rate (LANE_RATE=10560000000.0、gbtrefclk_rative=66.0)

    ***将 PLL 基准缓冲器设置为 REFCLK0

    ***期望 PLL 参考频率为 160.0MHz

    ***选择的 PLL 为 QPLL0

    ***所有 PLL 已锁定。 PHY 就绪

    ***从测试收到的消息：j59.DAC_SET_JESD_params ('lmfs_params'、links=1、lanes=16、channel=1、Frame_Octets =2、 Samples_Per_Frame Sample_Resolution = 16、Frames_Per_Multiframe = 32、Channel_Resolution = 16、JESD_Mode= 16、HD_Mode= 0 Format_Twos_Complement = True、去交错因子=无）

    ***设置 Tx IP 的 LMFS 参数

    ***通道映射和反转将设置为默认值

    ｛'链接'：1、
    'Lanes'：16、
    '通道'：1、
    Frame_Octets：2、
    Samples_Per_Frame：16、
    Channel_Resolution：16、
    'JESD_JESD' Sample_Resolution：16、
    ' Format_Twos_Complement '：正确、
    'HD_Mode'：0、
    Frames_Per_Multiframe：32、
    'MEMBlock' Blocks_Per_：1、
    “摇摆“：1、
    'LANE_MAP'：[0、1、2、3、4、 5、6、7、8、9、 10、11、12、13、14、 15]、
    “REVERD_LANES"：“：[0、0、0、0、 0、0、0、0、0、 0、0、0、0、0、 0]、
    “ACTIVE_LANES"：“：[1、1、1、1、1、 1、1、1、1、1、 1、1、1、1、1、 1]、
    'dedavert_factor'：无｝


    ***从测试收到的消息：j59.DAC_LINK_BRUPing()

    ***从测试收到的消息：j59.DAC_LOAD_BUFFER (csv_file='D：/tempfiles/v3.1.2/J59 Commander/DAC_TONES/temp.csv、start_address ='RAM1')

    ***已加载缓冲区。 缓冲区的总大小为 245760

    ***从测试收到的消息：j59.DAC_SETUP_PLAZATION (PLAYBACK_BUFFER_START_ADDRESS='RAM1'、BUFFER_SIZE=245760)

    ***设置 DAC 回放缓冲区和参数

    ｛'LANE_PLAYBACK_ORD'：[0、1、2、3、4、 5、6、7、8、9、 10、11、12、13、14、 15]、
    “Playback_buffer_start_address"：“：“RAM1"，“，</s>、
    'Buffer_size'：245760、
    'Cycline_mode'：true、
    'TRIG_SOURCE'：'SW'、
    'TRIG_DELAY'：0、
    “start_on_multicambox"：“：错误、
    'WAIT_MULATION_BOUNDARY'：FALSE｝


    ***从测试收到的消息：j59.DAC_PLAYBACK_START()

    但是、在这之后、我仍然看不到连接器上的输出。  

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    DAC 看起来处于 8b10b 模式（基于当前的 JESD 配置）、并且 FPGA 被编程为 64b66b 模式。 确保 DAC 和 FPGA 被置于同一协议（链路层）中。  

    此致、  

    马特

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    只是要补充一点。 确保按下“Setup Clocks（设置时钟）“以及“Turn Up Link“（启动链路）、后者会将 GUI 上显示的 JESD 配置文件加载到 DAC 中。