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部件号：ADS52J65工具/软件：
您好、您好、SIT/女士、
在我们自己的定制 PCB 上工作, Xilinx UltraScale+ FPGA 连接到 ADS52J65 芯片,我们坚持尝试在 FPGA PHY 衍生化 IP 后接收任何数据。
我们迄今取得的成就：
1、ADC 在所有必要电压 (1、15V 和 1、8V) 下均正常供电
2. ADC 正确复位并输入寄存器值。
3. FPGA 中的反串行化 IP 接收适当的 JESD204 “CGS"阶段“阶段 K28.5 符号（当然在 10b/8b 解码之后）
4. JESD204 “ILAS"阶段“阶段使用所有 R、A、Q 和 C LINK 配置字节成功通过。
5. JESD204 同步信号高且稳定。
但在 ILAS 阶段结束后、无论我们从模拟设置默认 ADC 数据、FPGA PHY 数据输出始终为零
S/H 器件或设置任何 ADC 测试模式（RAMP、ALL “1"，“，0xAA、0xAA 0x55 切换等）。 解调器部分被禁用、强制直接运行
根据数据集将 ADC/TEST 数据转发到 ADC 的 JESD 串行化部分。 不过、在 FPGA PHY 输出上也是如此
我们看到链路层测试模式、例如 通道对齐序列的重复传输。
当我们清除 TRANSMIT_LAYER_TESTMODE_EN 位时、 在 CGS 和 ILAS 阶段之后、 我们应该看到的任一原始样本
模拟数据 根据 EST_PAT_MODES 寄存器设置选择 ADC 测试模式、但我们在写入后获得零
ILAS 相位。 FPGA JESD204 IP（遵循 PHY IP）显示所有状态和同步信号正常。
请帮助我们克服这种奇怪的行为！ 我们是否错过了如此重要的设置或寄存器设置？
Thaank 你在 advane 所有你的客户支持和 等待快速依赖.
此致
Wojciech Lesniak
