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https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1538600/dac38j84-clock-input-standard
工具/软件：
如果输入时钟信号是 LVDS 而不是 LVPECL、请让我知道对 DAC38J84 器件性能有何影响
您好：
如果为 DAC38J84 使用 LVDS 信号、LVDS 信号的转换率和固有噪声性能可能会因抖动而产生额外的噪声。 这可能会影响 DAC 的总体相位噪声。 请参阅下面的两个应用手册以供参考。 谢谢！
https://www.ti.com/lit/an/slaa566/slaa566.pdf
https://www.ti.com/lit/an/slaa565a/slaa565a.pdf
您好 Kang Hsia、
我们使用射频变压器（器件型号： TC1-1-13MG2+ ) 来转换差分信号 DACCLKP 和 DACCLKN FPGA 时钟之间。
目前、我们正在观察 NCO 信号、但在使用 JESD 时、DAC 输出没有到来。
您能否帮助澄清问题或提供有关可能原因的指导？
我们使用射频变压器转换差分信号（器件型号：TC1-1-13MG2+）对于 DACCLKP 和 DACCLKN 和 FPGA 时钟、我们仅在我们使用 JESD DAC 输出时才获得 NCO 信号、请明确说明
你（们）好
数据表中有推荐的时钟接口、请遵循说明、同时参考时钟驱动器说明
我不清楚你的问题。 JESD 调试有各种帖子、您可以参考它们作为起点。
