[参考译文] ADS7066：ADS7066IYBHT 的菊花链通信问题

您好 Conor、  

感谢您的提问和详尽的说明！

• 是、使用 SPI-00 会在上升沿锁存、并在下降沿转换。  

• 一般的 CFG 看起来很好！ 失调电压校准不是必需的、但建议进行此校准。 如果启用 CLK_DIV 是目标、则 OPMODE_CFG 看起来也很好
  1. 这里我想注意的是、仅当启用了均值计算功能时才应使用振荡器分频 (CLK_DIV)。
     1. 当启用均值计算时、需要一次单次转换、并且所有后续转换都在内部生成、该内部转换的速率由 OPMODE_CFG 中的寄存器设置。
     2. 否则、转换率应由 CONVST 引脚信号确定。 如果在没有均值计算模式的情况下需要 62.5ksps 的采样率、则需要相应地调整 SPI/SCLK。
  2. 您是否计划启用均值计算模块？   
  3. 您是否可以在不设置 OPMODE_CFG_CLK_DIV 值的情况下尝试写入器件？
  4. 菊花链不需要寄存器配置、可以保持 CS 为低电平、提供足够的 SCLK、并且只需要按照数据表中的图 7-7 连接器件。  

• 120 个 SCLK 应该足以支持 5 个器件。  
  1. 当器件继续接收 SCLK 时、CS 在进入菊花链模式时保持低电平、并通过 SDO 输出通过 SDI 进入的信号。
  2. 因此、在使用 5 个器件的情况下、前 24 个 SCLK 将写入器件 0、从而保持 CS 为低电平、直到共享的图像中看到接下来的 24 个 SCLK、才会在 SDO0 上看到输入。 这意味着器件 1 将在 25-48 SCLK 期间发送命令、在 49-72 SCLK 期间发送器件 2、在器件 3 73-96 期间发送命令、最后是在器件 4 上发送 97-120 命令。
  3. 如果您想读回 FPGA 中的值、则需要额外的 24 个 SCLK。  
  4. 5 个器件和 FPGA 之间的距离是否特别长？
     1. 在 1MHz 我不会太担心,除非他们是非常远离彼此
     2. 如果比较第一个和最后一个器件（或最接近和最远的器件）的 SCLK 输入、是否存在显著的差异？

• 不需要单个 N x 24 SCLK、突发模式可以正常工作、只要总 SCLK 仍为 Nx24 (5 个器件为 120)

• 使用菊花链时需要考虑的一个重要时序是数据吞吐率 (1/t_cycle)
  • 器件同时接收启动转换的命令、该命令不应超过 3.2us、遵循 Nx24 SCLK、最后在 CS 再次变为高电平之前接收到 t_quiet。
  • 在菊花链中时、可以说 t_cycle = t_conv + N*(24*t_sclk)+ t_quiet  
    • 对于 62.5ksps、t_cycle = 16us  
    • T_SCLK =(t_cycle - t_conv - t_quiet)/(N*24)-->(16us - 3.2us - 20ns)/120 = 106.9ns -> SCLK = 9.4MHz
    • 其中 SCLK = 1MHz
      • T_cycle = 3.2us +(120*1us)+ 20ns = 123.22us ->采样率= 8.1ksps  
• 除了吞吐量外、重要的是确保满足 SDI 时的建立和保持时间（分别为 t_su_ckdi 和 t_ht_ckdi）、同样对于 1MHz、我认为这不会是问题、但要确保会很好。  更大的问题是器件相差太远且 SDI/SDO 信号是否降低、或者它们之间相差太远、如果缓冲器增加了一些延迟或类似的情况、则使用缓冲器。  
  • 从您的图像中、我可以看到一些位丢失、黄色信号似乎也比绿色信号更低、很难使用共享的图像进行确认、但如果您可以确认 SCLK 上升沿是否与预期的 SDI 信号对齐、如果不是、它们是否与 SDO 上显示的内容相关

此致、  

Yolanda  

你好、 Yolanda、

感谢您的答复。

Δ V 关于转换周期和采样率 ①
例如、如果所需的采样率为 62.5ksps、则目标转换周期 (t_CYCLE) 应约为 16µs。

为了满足此要求、可以使用以下公式计算必要的 SCLK 时钟周期：
(16µs−3.2µs−20ns)÷120≈106.9ns、
这对应于大约 9.4MHz 的 SCLK 频率。

由于我们的目标是以 62.5ksps 的采样率运行、因此理解所需的最小 SCLK 频率约为 9.4MHz 是否正确？

可以使用以下公式计算转换周期 (t_cycle)：
T_cycle = t_conv + N×(24 ×t_SCLK)+ t_quiet

因此、降低 t_SCLK（即增加 SCLK 频率）会缩短 t_cycle、从而可以使采样率高于 62.5ksps。

基于此、我们认为为了实现 62.5ksps 运行、需要至少约为 9.4MHz 的 SCLK 频率。

有关 OPMODE_CFG 和 SCLK ② 的 Δ T

• 我们已配置OPMODE_CFG = 0x08（即）CLK_DIV = 8。

• 根据数据表、CLK_DIV仅当启用均值计算模式时才会使用该设置。

• 因此、如果不使用均值计算功能、建议忽略该OPMODE_CFG设置并相应地验证运行情况。
  （参考： ADS7066 数据表–第 18 页）

根据我们对 ADC 数据表的审阅、采样率和转换周期 (t_cycle) 似乎可以通过OPMODE_CFG寄存器进行修改。

如您所述、必须正确配置 SCLK 频率以匹配所选的采样率和转换周期 (t_cycle)。

使用OPMODE_CFG（，）的默认配置时OSC_SEL = 0CLK_DIV[3:0] = 0100、
采样率为 250ksps、转换周期t_cycle () 为 4µs。

在这种情况下、所需的 SCLK 周期为：
(4 µs − 3.2 µs − 20 ns) ÷ 120 ≈ 6.5 ns、
这对应于大约 153.4MHz 的 SCLK 频率。
这种理解是否正确？

为了降低所需的 SCLK 频率、我们CLK_DIV[3:0] = 1000在中进行了配置OPMODE_CFG。

尽管均值计算模式可通过OSR_CFG寄存器启用或禁用、
我们不打算在我们的应用中使用均值计算函数。

关于菊花链通信和 ADC 初始化的 Δ ③

非常感谢您有关菊花链通信和 SCLK 传输方法的详细说明。

目前、FPGA 根据菊花链模式的规格生成通信时序、因此我们认为时序本身没有问题。

但是、我们正在观察波形失真、ADC0 器件可能会损坏。 我们目前正在进行部件更换。

为了确认这一点、我们感谢您在以下关于 ADC 初始化的两点方面提供指导：

• 在配置每个寄存器之前、是否需要复位 ADC？
  我们知道、可以通过将RSTGENERAL_CFG寄存器中的位设置为“1"来复“来复位 ADC。
  您能否在配置寄存器之前确认此步骤是否是必需的？

• 以下 URL 指向用于控制 ADS7066 的 C 语言示例代码：
  https://github.com/TexasInstruments/precision-adc-examples/blob/main/devices/ads7066/ads7066.c
  在示例代码中、有一个initADS7066(void)函数执行 ADC 的初始配置。
  根据此函数、我们似乎需要清除 BOR 标志。

  根据数据表、SYSTEM_STATUS可以通过向该位写入“1"来“来清除寄存器中的 BOR 位（“向该位写入 1b 以清除标志“）。
  您能否确认是否有必要在 ADC 初始化期间清除 BOR 位？

我们希望您能确认这些问题。
谢谢、

Conor