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你（们）好
ADS9227 数据表的第 6.7 节列出了参数 TD_SMPL_DATA （延时时间：SMPL_CLK 下降至 FCLKP 上升）、最小值为 103ns、最大值为 112ns。
如果仅在 4.167ns 的时钟输出周期（使用 24 位输出字格式）下运行时该值才为真、这是否是正确的？ (24 x 4.167ns =约 100ns)。 表前面的段落确实显示了“最大吞吐量“、因此我假设有 3ns 到 12ns 的额外延迟。
因此、说额外的延迟 与数据链路配置无关且这个 3ns - 12ns 适用于 ADC 的任何配置是否正确？
非常感谢您的帮助！
您好 Kevin、
欢迎来到 TI 的 E2E 论坛！ 感谢您发送编修。
遗憾的是、 在数据表的最新更新过程中、数据表第 6.7 节中的 TD_SMPL_DATA 似乎有一个拼写错误、我们遗漏了这个拼写错误。 该行中的顺序应该反转、或者至少在 ADS9229 和 ADS9227 之间交换值。
ADS9229 = 106ns 至 112ns
ADS9228（正确）= 186ns 至 196ns
ADS9227 = 370ns 至 378ns
我已在内部启动操作来修复数据表中的此错误、感谢您提请我们注意！
为了解决延迟问题：TD_SMPL_DATA 表示当采样 N 的相应 MSB 出现在 DOUT 上时 SMPL_CLK 下降沿（采样 N 的转换开始）和 FCLK 上升沿之间的时间。
对于此系列器件、延迟取决于 SMPL_CLK 频率、数据 帧宽度以及一些额外的时序延迟。 您对额外延迟是正确的、我们确实发现使用 12ns 作为最大值可以涵盖大多数配置中的预期额外延迟。
与该系列器件的 18 位版本类似、输出延迟的计算方法如下：
对于 ADS9227：
TD_SMPL_DATA = 1.83 x t_SMPL_CLK + t_LAT = 1.83 x 200ns + 12ns ~= 378ns
在将数据采集与系统中的数据输出对齐时、请考虑到这种延迟。
此致、
Yolanda
