工具/软件：
您好、TI 团队：
我对 ADS127L11 有类似的设计、与前面提到的相关问题类似。 现在、我通过差分对使用 REF7025 电源 2.5V REF 至 REFP 和 REFN。并将寄存器设置为 2 倍输入范围。我是否可以将 REFN 更新为 AGND、(AGND 也是 THS4551 的 GND)、或者 REFN 必须升级为 AVSS？？或两者都可以？
另一个问题是：我能否将输入时钟更改为 CLK 引脚、以获得特殊的输出数据速率我需要的是什么？如果我可以、有任何我应该 特别注意的事情、以获得此芯片的最佳精度和噪声性能？
希望你忏悔、谢谢！
您好 Jhon Zhuo、
欢迎来到 TI E2E 社区。
问题 1： 可以、使用 2.5V 基准、您可以将 REFN 连接到 AVSS 或 AGND。 如果基准“接地“连接到 AVSS、则在相对于 AGND 进行测量时、REFP 将接近 0V。 如果基准“接地“连接到 AGND、则 REFP 的电压将为相对于 AGND 的 2.5V。 在这两种情况下、REFP-REFN 之间的差异都将为 2.5V。 在第一种情况下、可以启用内部 REFP 缓冲器、因为 REFP 比 AVDD 低 2.5V。 在第二种情况下、REFP 将等于 AVDD、并且必须禁用内部的 REFP 缓冲器。 使用内部 REFP 缓冲器时允许的最大 VREFP 电压将为 1.8V。
问题 2： 可以、可以使用不同的时钟值。 使用高速模式时、时钟频率范围为 0.5MHz 至 26.2MHz、输出数据速率将与输入 CLK 频率成正比。 外部时钟应由低抖动振荡器提供、该振荡器支持等于 ADC IOVDD 电压的 CMOS 输出电平。 如果您计划测量高达 200kHz 的输入频率、则需要抖动为 10ps rms 的时钟。 但是、如果输入信号频率要低得多、则可以使用抖动更高的时钟。 在大多数情况下、任何标准现成的振荡器都具有足够低的抖动、适用于大多数情况。 我建议在约 10 Ω 的 CLK 线路上添加一个小型串联电阻、以帮助时钟输入端发生振铃。 可以调整该电阻值以实现最佳性能、确切的值取决于电路板布局布线。
此致、
Keith Nicholas
精密 ADC 应用
感谢您的反馈。
我已经注意到、正电源供应商和 AVDD1 引脚、Ω 之间有一个 3Ω 电阻器、这是我的应用？Ω 所必需的
关于建议 2：、我建议在 CLK 线路上添加一个大约 10 Ω 的小型串联电阻、以帮助时钟输入端发生振铃。 可以调整该电阻值以实现最佳性能、确切的值取决于电路板布局布线。
在我的 SCH、中、我使用 LMK1108 作为 CLK 的缓冲器、它具有 50Ω 输出阻抗并具有连接到 CLK 引脚的 50Ω 阻抗 PCB 布线。 。Ω 仅在？Ω 的情况下、调整使用时该 100Ω 电阻器是否仍然需要
我还有一些 关于 SPI 数据读取的问题
ADC 处于 24 位+CRC 开启+状态关闭模式、
帧大小为 32 位、当 OSR=32 时、SPI SCLK 频率= fmod。、两个帧。之间将不再有任何虚拟时钟周期
？、这意味着我可以使用 TI 模型 SPI 控制器来获得连续数据 μ s
如果我、根据 上述数据表、另一个问题是：Ω。DRDY 部分（__LW_AT__帧开始 1 SCLK）fSCLK = Fmod、延迟、DRDY 下降沿、后仍有至少 1 个 CRC 位传输正在进行、而下一个 DRDY 下降沿发生。μ s 且 ADC 数据刷新、此刷新会影响正在进行的 CRC 位？
尊敬的 Keith：
感谢您的建议！
、我知道我应该实现 24 位、帧中没有 CRC 字节 (__LW_AT__且 CS)SS。下降沿从至少 1 个 fmod 周期开始、我仍然可以像上图所示的 TI 模式传输、帧大小仍然总共 32 位 ？使 SCLK :CLK 比率为 1：1、以获得最佳性能
SPI SCLK 仍为 32 位、并持续发送到 SCLK 引脚、器件将 在最后一个 DRDY 下降沿之后出现 32 个 SCLK 时钟
DRDY 下降沿 （__LW_AT__OSR=32、SCLK：CLK =1：1） 并提供连续读数、以便在下一个 CS 下降沿之后可以立即读取新数据？ （在本例中，下一个 CS 下降沿在下一个 DRDY 下降沿之后仍至少为 1 个 fmod 周期。）μ s
另一个问题是： 当转换数据读取时、SDI 引脚上的信号可能不是 00h 导致噪声。器件将失速或忽略此 无行为字节？
您好 Jhon Zhuo、
您可以使用等于 fCLK 的连续 fSCLK。 您提到过使用 fSCLK=SCLK fmod、但 fmod =fCLK/2。 如果使用 fSCLK=fCLK、那么当使用 32 的 OSR 时、您总共将有 64 个 CLK 周期来传输数据。 在这种情况下、如果您愿意、可以包含 CRC 和 STATUS 字节、因为总帧大小最大为 40b。
您将需要满足相对于 SCLK 的/CS 时序、td (CSSC) 为 10ns。 如果/CS 下降沿与 SCLK 下降沿对齐、则可以满足该要求。
我仍然可以像上图所示使用 TI 模式传输吗？ 是的、您可以使用连续 SCLK、但当 OSR=32 且 fSCLK=fCLK 时、帧大小将为 64b。
2. 器件 的下一个 DRDY 下降沿是否会出现 最后一个 DRDY 下降沿之后的 32 个 SCLK 时钟。 DRDY 周期将等于 64 个 CLK 时钟（当 fSCLK=fCLK 时为 64 个 SCLK 时钟）、当 OSR=32 时为 64 个 SCLK 时钟。
3. 并提供连续读数、以便在下一个 CS 下降沿后可以读取新数据？ 可以、只要通过将/CS 下降沿与 SCLK 下降沿对齐来满足 td (CSSC) 要求。
4. SDI 引脚上的信号可能不是 00h 导致 转换数据读取时产生噪声。器件将失速还是忽略此 无重罪字节？ ADS127L11 将读取最后 16b（如果使用 CRC、则为 24b）。 如果 检测到有效的写入或读取命令、则 ADC 会读取/写入内部寄存器。 您应确保在转换读取期间 SDI 引脚为 0x00。 如果该引脚有很大的噪声、则 50 Ω 串联电阻器与 SDI 引脚电容通常会滤除大多数噪声干扰。
此致、
Keith
您好 Jhon Zhuo、
您使用的是哪款 TI 处理器？ 您能给我指一下您从其中复制图 667 的文档吗？
您可以在 1：2 处使用 fSCLK：fCLK、以获得每个 DRDY 周期 32 个 SCLK 周期。 只要/CS (SS) 下降沿在/DRDY 下降沿之后的 1 个 SCLK 周期出现、您就可以读取最近的转换结果、但这只需要 24b 数据传输。
此外、/CS 引脚 (SS) 的时序必须满足 10ns 的 td (CSSC) 要求、这要求/CS 的下降沿与 SCLK 的下降沿对齐。 除非可以调整 SS 时序、否则该方法不起作用。 如下所示、/CS (SS) 的下降沿与 SCLK (SCK) 的上升沿对齐、这将不满足 td (CSSC) 时序要求。
ADS127L11 使用标准 SPI 协议。 我建议使用标准 4 线 SPI 控制器配置、并设置 DMA 以自动将数据从 ADS127L11 -> MCU SPI -> MCU 存储器移动。 我不确定这种特殊的传输模式是否可行。
此致、
Keith
谢谢、Keith、
现在我知道如何处理此 SPI 协议。
建议 在 AVDD1 电源和 AVSS 上使用 1uF 电容器 、但未提及哪种类型的电容器、X7R 电容器或钽电解电容器。μ F 是 1uF X7R 电容器、 即使它们具有 老化现象？μ F、也足够满足要求
