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器件型号：ADC12DJ3200QML-SP主题中讨论的其他器件：LMK04832-SP
工具/软件：
尊敬的所有人：
由于 ADC SYSREF 信号（连续周期性）与 ADC 耦合、我们面临一个问题。 最后、我们借助以下意见得出结论：
1) 只要 ADC 的 SYSREF 开启、FPGA 内负责执行 8b10b 解码的块就会失败。 这种情况在非常随机的时间间隔内发生。
2) 当在 JESD 初始化后关闭 SYSREF 时、每次数据都保持一致、并且未发现干扰。
数据表的第 8.1.4.2 节提到、SYSREF 周期应设置得足够长、以限制耦合导致的杂散性能下降。 我们还尝试了增加 SYSREF 周期、但这不起作用。
ADC 采样频率= 1474.56MHz
ADC SYSREF 频率= 0.36864MHz
只有在组装在同一 PCB 卡上的五个 ADC 中的一个上观察到了该问题。 其他 ADC 即使在 SYSREF 运行时也能正常工作。
任何人都可以建议一些调试步骤来解决该问题吗？
