[参考译文] ADS7038H：相对于 tCONV 的 SPI 时序

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https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1568294/ads7038h-spi-timing-w-r-t-tconv

器件型号：ADS7038H
主题中讨论的其他器件： ADS7038、 TLA2518

工具/软件：

尊敬的 E2E 团队：

我有关于 tCONV 的 SPI 时序问题。数据表 SBAS979C 第 6.6、6.7 和 6.8 章并未显示 tCONV 和 SCLK 之间的任何时序要求。仅显示 CS 和 SCLK 之间的时序要求、例如 Tsu_CSCK。这意味着 SCLK 可能已经在 tCONV 完成之前启动（如果 CS 足够早变为低电平）。这是合理的吗？

第 6.6 章中的表显示了两个静默时间参数 (TQT_ACQ 和 TD_CNVCAP)、第 6.8 章中的图仅显示一个参数 (tQUIET)。另一个安静参数是关于什么？

谢谢、

Florian

3 个月前

0 admin 3 个月前

TI__Guru**** 2545680 points

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尊敬的 Florian：

~、转换时间从 Δ V CS 的上升沿开始。它由内部振荡器控制、在 ADS7038H 上最多需要 467ns 的时间。 ~、建议保持 Δ V CS 高电平大于或等于最大 tconv 时间、以避免在完成转换时出现任何问题。

~tconv 时序、Δ V CS 高电平时间要求是隐式的、但可能有助于在数据表中对此进行注释。

此致、
Joel

0 admin 3 个月前

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尊敬的 Joel：

感谢您的答复。我有两个各自的问题：

数据表明确定义了 TWh_CSZ = 200ns 时 CS 处于高电平的最小脉冲持续时间。这与您的建议不一致。那么、这一定义是错误的吗？
如果 TWh_CSZ 将为 467ns、则整个周期至少需要 tCYCLE = 467ns + Tsu_CSCK + 11.5 * tCLK + tQUIET = 672、2ns。这将不符合 1500kSPS 规格（仅允许 666、7ns）。有什么我误解的吗?

我的问题的背景是、我计划采用自由程度有限的定时制。对于这种时序方案、TWh_CSZ、 Tsu_CSCK 和 tQUIET 的详细要求很重要。

谢谢、
Florian

0 admin 3 个月前

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尊敬的 Florian：

对造成进一步混淆的道歉。请阅读以下 TLA2518 论坛帖子、具体来说就是 Rahul 的回复（也适用于 ADS7038/ADS7038H）。

TLA2518：使用>SPI 13.5MHz、最大转换时间、tconv = 600ns 和数据表缺失最小值实现最大吞吐量。最大值性能规格

与我重新陈述的方法相比、这应该有助于更好地阐明转换周期时序周围的影响。简而言之、它不会导致不正确的结果、但由于数字活动干扰模拟信号、性能可能会下降。

我可以帮助澄清剩余的问题。

此致、
Joel

数据转换器（参考译文帖）

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[参考译文] ADS7038H：相对于 tCONV 的 SPI 时序