[参考译文] ADS7952：ADS79xx 寻找用于 FPGA 仿真的 HDL 行为模型

您好、David：

遗憾的是、我们没有适用于该器件数字通信的 Verilog/VHDL 行为模型。 如果将来出现这种情况、我会将这一询问作为一项请求。

此致、
Joel

这看起来并不是一个糟糕的起点。 我相信有一些改进需要进行、但如果您能够在硬件进入之前将其用于初步仿真、我可以通过共享 ADC 的预期输出来提供帮助。

此致、
Joel

我认为、用于帮助客户将 TI 产品集成到产品中的 HDL 行为模型是一种非常重要的销售工具。
这是相当容易的 — 使用当前的 AI 工具 — 只需打开一个 git 项目这样做 — 让 AI 填充它...
一旦你发现错误 — 修复它:-)

目的非常简单、 任务是编写将 CPU 胶合到 ADC 的 FPGA 代码。
所以我写了一个测试台来测试我的实施并向软件人员提供硬件工作原理的说明。
在这个测试台 ,我将我的 FPGA 设计 ( CPU 接口到 SPI ) 连接到“硬件的行为模型“,其中包括  ADC 的行为模型。

然后、该测试台在 HDL 模拟器中运行、如果测试通过、则显示“成功“。
然后、该软件可以执行与测试台相同的步骤、并且很有可能实际在生产中工作...

您好、David：

手动模式的输入数据格式看起来正确、但我会尝试将 SPI 外设配置为 SPI 模式 0 (CPHA = 0、CPOL = 0)。 鉴于此、器件可能只能看到 15 个时钟。

此致、
Joel

感谢您的答复 — 我做了您的建议,现在它更好地工作.
这是我目前针对 ADS7952 行为模型的版本 — 希望它有意义 ...

// Behavioral model for the Texas Instruments ADS7952 ADC
// Modified to better reflect the one-frame delay for manual mode programming as per the datasheet.

`timescale 1ns / 1ps

module ADS7952_model (
    output SDO,
    input  CS,
    input  SCLK,
    input  SDI,

    input [ 3:0] GPIO, // inout
    input [11:0] adc_in[11:0]
);

    // Internal state
    reg [15:0] shift_reg;
    reg [ 3:0] bit_count;
    reg        SDO_out;
    reg        sdo_oe;
    
    reg [ 3:0] mux_channl_requested;     // in the end of transaction we know what channel to sample after delay
    reg [ 3:0] mux_channl_delay;         // save the requested channel
    reg [ 3:0] mux_channl_ready2send;    // CS pos edg -> move the mux_channl_delay here

    reg        auto_mode;

    // GPIO registers
    reg [ 3:0] gpio_dir; // 0 = input, 1 = output
    reg [ 3:0] gpio_out;

    // GPIO output enables
    assign GPIO[0] = gpio_dir[0] ? gpio_out[0] : 1'bz;
    assign GPIO[1] = gpio_dir[1] ? gpio_out[1] : 1'bz;
    assign GPIO[2] = gpio_dir[2] ? gpio_out[2] : 1'bz;
    assign GPIO[3] = gpio_dir[3] ? gpio_out[3] : 1'bz;

    assign SDO = sdo_oe ? SDO_out : 1'bz;

    // Initialize memory and registers
    integer i;
    initial begin
        
        auto_mode     <= 0;
        sdo_oe        <= 1'b0;
        shift_reg     <= 16'd0; 
        bit_count     <= 0;

        // Default GPIO to input
        gpio_dir      <= 4'b0000; // All inputs
        gpio_out      <= 4'b0000;

        #1;        
        mux_channl_requested  <=  4'hB;
        mux_channl_delay      <=  4'hB;
        mux_channl_ready2send <=  4'hB;
    end

    // At the start of a transaction, load the shift register with the result
    // of the *previous* conversion cycle (for the current_channel).
    always @(negedge CS) begin
        // Start of a new transaction
        bit_count        <= 0;
        sdo_oe           <= 1'b1;

        // Load the shift register with the result of the previous conversion
        shift_reg        <= { mux_channl_ready2send, adc_in[ mux_channl_ready2send ] };
        SDO_out          <=   mux_channl_ready2send[3]; // put shift_reg's msb on the output line
        
        // requested  -> mux delay
        mux_channl_delay <= mux_channl_requested;
    end

    // At the end of a transaction, decode the command that was just received
    // and set up the state for the *next* transaction.
    always @(posedge CS) begin
        // End of transaction
        sdo_oe  <= 1'b0;
        SDO_out <= 1'b1;

        // next ADC step
        // mux delay -> ready
        mux_channl_ready2send     <= mux_channl_delay;

        // Decode the command received on SDI
        case (shift_reg[15:12])
            4'b0001: begin // Manual Mode (DI15-12 = 0001)
                auto_mode         <= 0;
                // DI11 = 1 enables programming of ‘range and GPIO’
                if     (    1'b1  == shift_reg[11  ] ) begin
                    mux_channl_requested <= shift_reg[10:7]; // DI10-7 = binary address of channel
                        //           shift_reg[ 6  ]; // 0 = Vref    1 = 2*Vref
                        //           shift_reg[ 5  ]; // 1 = power down
                        //           shift_reg[ 4  ]; // in next transaction  0 = output samples channel  1 = output GPIO
                    gpio_out             <= shift_reg[ 3:0]; 
                end
            end

            // Other modes (like Auto-1) would need to be defined based on their DI15-12 patterns
            // If no other patterns are defined, they would fall into a default case.
            default: begin
                // Handle unimplemented or reserved commands
            end
        endcase

        // After decoding, update the current_channel for the next conversion cycle.
//      if (auto_mode) begin
            // In auto mode, channel increments after each conversion.
            // The programmed_channel is ignored.
//          current_channel     <= (current_channel == 11) ? 0 : current_channel + 1;
//      end else begin
            // In manual mode, the next channel to be converted is the one we just programmed.
//          current_channel     <= programmed_channel;
//      end
    end

    always @(posedge SCLK) begin
        if (!CS) begin
            // Shift data in on SDI and out on SDO
            shift_reg <= { shift_reg[14:0], SDI };
            bit_count <= bit_count + 1;
        end
    end
    always @(negedge SCLK) begin
        if (!CS) begin
            if ( sdo_oe ) begin
                SDO_out <= shift_reg[15];
                
            end else begin
                SDO_out <= 1'b1;
            end;
        end
    end

endmodule

您好、David：

道歉。 我误解了设置。 我已经阅读了更仔细的这一次。  

内部 ADC 多路复用器设置为通道 8。 您还有一个连接到通道 8 的外部多路复用器。  在外部多路复用器上、 输入 4 连接到 VCC（满量程）、而其他输入接地。

您看到的行为是预期行为。 ~在 Δ V CS 的下降沿进行采样和保持。 请参阅下面的时序图（图 1）、特别是采集图和转换图。  

以下段落还澄清了时间安排。 转换过程中、器件会输出数据。

我指的延迟是内部信道开关延迟。  

此致、
Joel

您好、David：

图 1 和文本的组合（采集和转换）提供了详细信息。  

根据数据表、SDO 上的数据属于在转换周期前立即采集的样本。  

在本例中、您不会在 SDI 上发送命令来更改器件内部的通道、因此没有内部多路复用器开关延迟、图 51 不适用。  

~、输入信号的采集从帧 n 的 SCLK 的第 14 个上升沿开始、在 Δ V CS 下降时结束、以指示帧 n+1 的开始。 采样的转换在 SDO 上的数据移出的同时发生。  

如果这有助于更清楚地解释操作、请告诉我。

此致、
Joel