[参考译文] ADC12DJ3200EVM：未获得确定性结果、以证明 ADC 与 FPGA 对于 JES204B 子类 1 的互操作性

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https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1569012/adc12dj3200evm-not-getting-deterministic-results-to-prove-interoperability-of-adc-with-fpga-for-jes204b-subclass1

器件型号：ADC12DJ3200EVM

工具/软件：

你好、团队

我正在测试 ADC 与 FPGA 在 JESD204B 子类 1 中的互操作性。我从 4 通道设计开始、其中我为 JMODE 2 设置 ADC、其中 F=8、K=4。 FxK=32、由于我的接口为 32 位 (32/4=8)、因此 LMFC 边界为 8 个时钟周期。对于子类 1、我也会在 ADC 寄存器下方明确设置。

0x2B0 01

0x29 70

问题：从 SYNC 置为无效到第一个 ILA 数据的时间会改变下电上电到下电上电、从而跨越 LMFC 边界、有时会导致子类 1 确定性延迟故障。我们的 LMFC 边界为 8 个周期、因此我们预计每个通道上的数据在 8 个周期内。这里没有车道偏斜,下面的说明。

为了计算从 SYNC 置为无效到第一个 ILA 数据所需的时间、我们运行对应每个通道的计数器。每个通道上的计数值在本例中是相同的。

例如

首次下电上电时、每个通道的计数值为 0x0D、JESD 在 n 个 LMFC 边界上提供数据输出

然后在第 n 个下电上电期间、计数值= 0x15、第 n+1 个 LMFC 边界上的 JESD 数据输出。这违反了子类 1 的要求。

请注意、直到我的计数值为 0x14、JESD 才在 n 个 LMFC 边界上提供数据。问题在于计数值= 0x15 时。

是否知道为什么我们在 FPGA 上看到的数据具有 8 个周期下电上电与下电上电的最大差值、从而调节 LMFC 要求？

如果我遗漏任何内容、请告诉我。

-TRS

3 个月前

0 admin 3 个月前

TI__Guru**** 2576215 points

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嗨、Rohit、

我假设 ADC 和 FPGA 在 LMFC 方面通过 SYSREF 同步。一个实验将是向 FPGA 中的 LMFC 添加偏移。如果 FPGA 的 SYNCn 释放位置太靠近 ADC 的 LMFC 边界、则从 CGS 到 ILAS 的转换可能会因多帧而错开。

此致、

阿米特

0 admin 3 个月前

TI__Guru**** 2576215 points

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感谢 Ameet 的快速响应。

我们使用 F = 8 和 K = 4、因此 LMFC 为 32。我们为 SERDES 配置了 32 位并行数据宽度。在每 8 个时钟周期后生成 LMFC 上升时钟（对于每个时钟周期，接收到 4 个字节-> LMFC/(DATA_WIDTH)/8)= 4)。我们尝试了偏移的所有可能值（即从 0 到 7 的值）、并观察到多帧导致 CGS 到 ILAS 差异。 SYNCN 在 LMFC 上升沿的下一个时钟周期被置为无效、即在具有不同偏移的 LMFC 上升沿发生移位、因此 SYNCN 转换也会发生移位。

我们要尝试将 LMFC 从 32 增加到 64、我们将 K 的值从 4 更改为 8。在该配置下、可以观察到 SYSREF 频率未降低、每四个时钟周期断言一次 SYSREF（当 LMFC = 32 时的行为相同）、并且由于 LMFC 计数器也在每 8 个时钟周期后复位。我们希望确保 SYSREF 上升沿脉冲每 16 个时钟周期之后出现一次。您可以提出降低 SYSREF 频率的配置建议吗？