[参考译文] ADS7829：ADS7829 数据表中存在不一致之处

您好：

很抱歉、此主题的回复延迟。  

由于这是一个较旧的数据表和器件、因此可能不会更新、但将保留此主题以阐明这些参数。

1.这对我也没有太大的意义。 如果 400ns 包含高电平和低电平时间（例如每个 200ns）、则最大时钟将为 2.5MHz。 假设此器件的完全表征为 3MHz 时钟频率、我会忽略该注释。 其目的可能是提供一个具有裕度的指南、但未与规格本身进行比较。

 2. td (DO) 是从下降时钟沿到在 DOUT（器件内部）上移出新位所需的时间量度。 tr 是在负载条件下 dout 的实际电压变化量（见下文）。 因此、我认为这些时间应该加在一起、前者是输出缓冲器变化之间的延迟时间、后者是在固定负载条件下缓冲器驱动强度的指标。

3.这也是令人困惑的。 我相信 th (DO) 表示、DOUT 上的数据在时钟下降沿后至少 15ns 内仍有效。 相比之下、td (DO) 指示下一位何时有效、而不仅仅是前一位变为无效时。 因此、它们可以被视为不同的规格、但 td (DO) 可能很重要。  

此致、
Joel

您好、

根据所提供的注释、我正在考虑以下参数  

1.由于规范将 3MHz 作为时钟、因此高时间裕度和低时间裕度均为 166ns。 忽略“占空比… 最小高电平和低电平时间 400ns“

2. DCLOCK 下降至下一个 DOUT 有效- td (DO)+ tr = 200 + 220 =最大 420ns

th (DO) 表示 DOUT 上的数据在时钟下降沿后至少 15ns 内仍然有效。  td (DO) 指示下一位何时有效（最大 420ns）。 忽略图 38 说明 “DOUT 延迟时间的电压波形、tdDO“  

但这是问题,如果  

根据数据表、对于 ADS7827、DCLOCK 下降至下一个 DOUT 有效=最大 420ns、时钟最低低电平时间为 166.5ns — 那么不会在 DCLOCK 的正边沿读取数据？

这再次限制时钟周期、假设最短时钟低电平时间应大于 420ns、即时钟周期将为 420ns（低电平时间）+ 166.5ns（高电平时间）、进而提供 1.7MHz

这是什么?

您好 Joel、

是否有关于此问题的任何更新？