• 状态 Resolved
  • 已锁定 已锁定
  • 回复 1 回复
  • 订户 1 订户
  • 视图 37 视图
  • 用户 0 会员在此处
选项
选项
相关

This thread has been locked.

If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.

[参考译文] ADS127L21B：向 TIDA-01079 添加 ISO6041（高速数字隔离器）低噪声、高线性度模拟前端参考设计

admin
Guru**** 2812305 points

Other Parts Discussed in Thread: ADS127L21B, ISO6041, TIDA-010970, ADS127L21

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1612921/ads127l21b-adding-iso6041-high-speed-digital-isolator-to-tida-01079-low-noise-highly-linear-analog-front-end-reference-design

器件型号： ADS127L21B
主题中讨论的其他器件： ISO6041、 TIDA-010970、 ADS127L21

E2E、  

我想为 TIDA010970 低噪声、高线性度模拟前端参考设计添加 ADS127L21B 数字输出线路与非板载连接器之间的 ISO6041 数字隔离。  

 

添加数字隔离器时、需要牢记哪些关键设计注意事项？  

 

向 ADS127L21B 添加数字隔离器将如何影响本报告中的测试数据？  

 

image.png

 

谢谢您、

Adam

  • 0
    TI__Guru**** 2812305 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Adam、

    由于 TIDA-010970 侧重于非常低的速度、低带宽测量、因此时钟抖动不会导致噪声下降。  ADC 的内部噪声将远高于这些低带宽下任何抖动增加噪声。

    从时序角度来看、您需要降低 SCLK 频率以解决隔离器增加的传播延迟。  ADC 在 SCLK 上升沿启动数据、数据采集板[精密主机接口 (PHI)]在下降沿捕获数据。  该设计使用的默认数字电源为 2.5V、根据 ISO6041 数据表、传播延迟最大为 13.1ns  ADS127L21 从 SCLK 上升沿到 SDO 上有效数据的传播延迟为 19ns。  总往返最大传播延迟将为 2* 13.1ns+19ns、即 45.2ns。  这会将理论最大 SCLK 频率限制为 11MHz（假设占空比为理想的 50%）、并且考虑到其他小延迟、最大频率应为 10MHz。

    您可以在此设计中使用的 GUI 中轻松调整 SCLK 频率。  由于此设计的最大数据速率为 60sps (1 NPLC)、我建议将 SCLK 频率设置为 3.2MHz、该值将等于系统时钟频率。

    此致、
    Keith Nicholas
    精密 ADC 应用