[参考译文] ADC32RF55：ADC32RF55 寄存器写入/读取问题

您好：

寄存器设置和寄存器读取问题已解决。 看来、拖延是问题所在。

当我读取地址 0x298 时、读数为 0x1E。 这是否意味着校准成功？

但是、当我检查 FPGA 侧连接到 TI-204C-IP 的 ILA 结果时、输出不正确。 在这种情况下、我应该检查什么？

此致

Cho

尊敬的 Cho：

根据数据表： 可从寄存器 0x298（校准页面）读回校准状态。 成功校准会在该寄存器的 4 个 LSB 上读回 0x0E。

是否确定要读取寄存器的 4LSB？

此致、

Rob

是、0x1E 表示校准成功。

您好 Chase、

我的 ADC 和 TI-204C-IP 之间存在 ILA（初始通道对齐）问题。

如下图所示、当 FPGA IP 处于 TX/RX 环回模式时、“rx_sync_n"变为“变为高电平、串行器/解串器输出也正确。

但是、在 ADC 的 ILA 过程中、rx_sync_n 不会变为高电平。

完成 ADC 设置后、我读取地址 0x298 并检查输出为 0x1E 的值是否已成功完成、以确认校准已成功完成。

TI-204C-IP 的输出“rx_sync_n"连接“连接到 ADC 的 GPIO1。

在 IP 的“jesd_link_params.vh"中“中、ADC_resoution 设置为 16。 我是否应该将其更改为 14？

请帮助我检查其他事项。

此致

Cho

物理网是否会改变任何电压？ 将分辨率保留为 16 是可以的、因为只会错误地解析您的数据、即 14 位样本、那么 2 LSB 将是 2 个填充的 0。 这是假设 LMFS=8224。 不过、这不会阻止链路出现。

如果您限制为一个 JESD 通道、则 SYNC 是否完全切换？ 通道极性对于 8b10b CGS 和 ILAS 无关紧要、因此这些对目前来说不太重要。

当看到 SYNCb 甚至从未切换为低电平时、似乎您的 FPGA 上映射了错误的 IO、或者存在无法灌入逻辑低电平的强上拉电阻。

这是定制电路板或使用 ADC32RF55EVM？

追逐

您好 Chase、

这是定制电路板。  不过、我最近使用 ADS54J40（同一 FPGA）开发了一种设计。 这次、我将 ADC 更改为 ADC32RF55。 电路和 PCB 与我之前开发的电路和 PCB 非常相似。 但是、考虑到可能出现硬件问题、我将继续验证设计。

FPGA IO 和 ADC GPIO1 之间没有上拉电阻。 使用 TI-204C-IP 在 TX/RX “环回模式“下进行测试时、RX_SYNC_n 变为高电平、并且串行器/解串器也会输出某些内容。  

我知道可以通过 SPI 使用寄存器设置来设置/SYNC 信号。(JESD 页面中的地址 0x21)

因此、我更改了设置、使 TI-IP 的输出信号“rx_sync_n"不“不会输出到 ADC 的 GPIO1 并尝试通过 SPI 进行同步。

但是、rx_sync_n 仍然不为高电平、TI-IP 内部连接的监控信号和串行器/解串器输出为 0。

如果 TI-IP 中的 rx_sync_n 信号未变为高电平、这是否意味着 ILA（初始通道对齐） 已失败？

我还应该检查什么？

此致

Cho

你好、Cho、这里有一些问题。 我只是想准确了解您所在的位置、以便我们能够让您快速启动和运行、

• 您的所有 ADC 配置都来自 GUI 吗？
• 如果需要但需要详细信息、我可以生成配置并确保 ADC 正常工作。
• 多高的采样率？
• 您使用的 LMFS 模式是什么？
• 什么是应用时钟？ 我想这可以、因为您的 FPGA 正在运行并可在环回模式下工作。 环回测试 SerDes 速率是否与 ADC 串行器/解串器速率匹配？

如果我想更多的事情,那么我会更新这个帖子.  

追逐

您好 Chase、

• 在 ADC3xRF5xEVM GUI 中将寄存器设置为模拟模式后、提取寄存器。 然后、​​使用 FPGA 设置提取的 ADC 寄存器值。 此时、​​按原样应用从 EVM GUI 提取的数据顺序和延迟值。

下面是我设置的内容：   

• 其他设置包括 K=32、加密启用等
• 提供给 TI-JESD-IP 收发器的应用时钟为 125MHz、Sysref 时钟为 7.8125MHz。 我使用 LMK04828 生成 TI-204-IP 的时钟、ADC 采样时钟和 Sysref 时钟。 使用示波器检查时钟的频率和质量、结果不错。
• 而在环回测试中、串行器/解串器速率和 ADC 串行器/解串器速率相互匹配。 通道速度设置为 5Gbps。
• 我知道 TI-204C-IP 中的 rx_sync_n 信号输出是一个用于将 Cgs 开始通知 ADC GPIO1 (/SYNC) 的信号。  如果 TI-204C-IP (JESD204B RX) 正确从 ADC 接收到 K28.5、RX_SYNC_n 将从低电平变为高电平、对吗？  考虑到 rx_sync_n 值没有从低电平变为高电平、CGS 阶段是否有问题？

如果您需要任何其他信息或材料、请告知我。 我还可以提供相关的原理图和 PCB 布局信息。

感谢你的帮助。

此致、

Cho

嗨、Chase

我曾尝试将 ADC 采样率设置为 500MHz。 CGS 和 ILA 过程均顺利进行、串行器/解串器输出也已生成。

当然、LMK04828 的时钟输出、收发器的线路速率 (2.5Gbps) 以及 TI-204C-IP 的自由运行和 DRP 时钟 (62.5MHz -> 31.25MHz) 也发生了变化。

我再次尝试将 ADC 采样率更改为 1GHz、并更改 LMK04828 输出时钟、TI-204C-IP 收发器设置等、但 TI-204C-IP 输出 rx_sync_n 没有变为高电平、似乎没有通过 CGS 流程。

我担心 ADC 的 CLKP/M 和 SYSREFP/M 信号输入的电平和偏移量。
对于我的当前测试、我已将 LMK04828 的 CLKP/M 和 SYSREFP/M 输出设置为 LVPECL。 我附上了相关的原理图。 您能回顾一下吗？   ADC32RF55EVM 不使用 LMK04828、ADC32RF55 的采样时钟和系统参考输入范围似乎与 ADS54J40 的不同。

e2e.ti.com/.../4705.ADC32RF55_5F00_LMK04828.pdf

此致、

Cho

尊敬的 Cho：

如果您可以以较低的速率获得 CGS 和 ILAS、但在较高的采样率下不能获得 CGS 和 ILAS、这很奇怪。 我知道客户过去曾使用 LMK04828 或 LMK04832 在 LVPECL2000mV 模式下为 ADC 计时、并且它正常工作。 这与您的配置相同。 您是否能够在 LMK 上看到 PLL2 锁定？ 我想您保持配置不变、然后只需调整输出分频器即可。 这将增强对时钟的信心。

我会检查是否未组装 R166、因为内部有 100 Ω 终端、所以不需要它。

 对于不同的采样率、ADC 具有一些略微不同的寄存器配置、但这不会阻止链路建立。 我认为这表明 FPGA 不符合时序。

Ameet Bagwe 你能看看这个,并提供你的想法吗?

谢谢、Chase

尊敬的 Cho：

请确认您是否已将 TI JESD IP 配置为具有 32 位的收发器数据宽度。 在您的初始设计中、SERDES 速率为 2.5Gbps、参考时钟为 62.5MHz。  

此外、请将您从 500MHz 设计迁移到 1GHz 设计时对 JESD IP 所做的更改的详细信息发送给我们。

此致、
阿米特

您好 Chase、

我可以检查 LMK 中的 PLL2 锁定。 控制 LMK 后、PPL2 锁定 LED 亮起。

我还移除了 R166,100 Ω 端接电阻、但结果是相同的。

我按原样保留了 LMK 设置、并刚刚调整了输出分频器。

在 500MHz 采样时、我验证了 LMFS 8-2-2-4 和 LMFS 8-2-8-20 都通过了 CGS/ILA 工艺并产生串行器/解串器输出。

但是、以 1GHz 采样时、TI-204C-IP 的输出信号 rx_sync_n 不会变为高电平。 我想这意味着 CGS 不工作？

这是 FPGA 问题还是 PCB 问题？

此致

Cho

您好、 Amet Bagwe、

从 500m 设置为 1G 时所做的更改如下。

1G 中的收发器设置如下所示。

首先、我设置下面从 GUI 提取的 984 个寄存器、包括延迟时间。

SIM_DUAL_ADC.write (0x000,0x01)
SIM_DUAL_ADC.delay(0.1)
SIM_DUAL_ADC.write (0x000,0x00)
SIM_DUAL_ADC.WRITE (0x001、0x00)
SIM_DUAL_ADC.WRITE (0x009、0x20)

....................................................................................... 遗漏...............

SIM_DUAL_ADC.WRITE (0x058、0x3F)
SIM_DUAL_ADC.WRITE (0x0FE、0x00)
SIM_DUAL_ADC.WRITE (0x0FF、0x00)
SIM_DUAL_ADC.WRITE (0x045、0x8A)
SIM_DUAL_ADC.WRITE (0x045、0x0A)
SIM_DUAL_ADC.delay(3.9000000000000004)

其次、 使用 SPI 写入实现 JESD 接口同步

SIM_DUAL_ADC.WRITE (0x005、0x04) --选择 JESD 页面
SIM_DUAL_ADC.WRITE (0x021、0x41) --使用 SPI 写入将 ADC 配置为控制同步
SIM_DUAL_ADC.WRITE (0x021、0x61)--配置 JESD 接口以发送 K28.5 用于接收器同步

第三、 TI-204C-IP 的 rx_sync_reset 运行 1->0。  在正常情况下、“rx_sync_n"从“从低电平转换为高电平。（如果是 500m，则可以正常工作。）

通过 FPGA 的输出引脚将 rx_sync_n 发送到 ADC_GPIO1

第四步、发送正常的 ADC 数据。

SIM_DUAL_ADC.WRITE (0x021、0x41) --配置 JESD 接口以发送正常 ADC 数据

请检查我的设置和操作顺序是否正确。 我担心电路板可能有问题。 我希望这不是电路板。

此致、

Cho

Cho、您能给我发送您的完整原理图吗、也许让我再看看这个？ 我将向您发送一封电子邮件、您可以回复、请注意。

谢谢、Chase

尊敬的 Cho：

我建议更新 SYS 时钟频率。 建议将系统时钟设置为 Line Rate / 80。 对于 2.5Gbps、它应该是 31.25MHz。 对于 5Gbps、该位应该是 62.5MHz。 将其设置为更高的频率不是问题（只要时序闭合通过）、但您将看到通道数据有效信号变低以考虑整体数据速率。  

如果 SYNCn 信号从未变为“1"，“，这、这通常意味着 ADC (Tx) 和 FPGA (Rx) 未设置为相同的 SERDES 速率。 或者、也可能意味着 FPGA SERDES PLL 已锁定。 请确认您是否看到 PLL 锁定输出设置为“11"（“（每个（每个四通道一个锁定信号）。

此致、
阿米特  

尊敬的 Cho：

电路板的唯一问题是 PWR2 层上的 DVDD 铜平面。 厚度显示为 0.018mm、即 1/2oz 铜。 在电源轨使用 2mm 宽的布线/覆铜时、我担心采样率会更高（因此功耗会更高）、此 DVDD 平面具有更高的 IR 压降、可能会在器件上出现欠压。 如果适用、我建议在下次重新设计时将该宽度加倍、以提高此处的 IR 性能。

您能否在以成功的采样率以及较高的失败采样率进行编程之前/之后探测 ADC 电容器上的一个 DVDD 电压？ 我很好奇这里是否有什么不同。 如果没有区别、您可能可以接受、因为您选择的 5A LDO 是一个不错的选择。

我认为接下来的步骤可能是转向信号完整性测试。 这意味着在 FPGA 上实施 PRBS 模式、从而确认您的电路板材料（仅显示为 FR4）不会降低串行器/解串器信号完整性。 对于该器件、FR4 应该是合适的、但更接近 13Gbps 的串行器/解串器速率可能会推动功能的发展。 PRBS 测试将有助于在正确的位置进行进一步调查。

附件也是我在硬件上测试过的配置、如果您想将此结果与 GUI 仿真结果进行比较、它应该足以在 LMFS8224 模式下测试 2.6GSPS。 理论上它们应该是相同的、当我为仿真模式创建 GUI 和寄存器序列时、我进行了测试并确认它们完全相同、但可能存在错误。 我建议从下面的该配置开始、以便消除另一个变量。

e2e.ti.com/.../2p6GSPS_5F00_8224_5F00_ADC32RF55EVM.cfg

谢谢、Chase

尊敬的 CHASE：

感谢您查看该电路。  我观察到通过示波器向 ADC 提供的 DVDD1.2V 的压降、但未发现异常。

我当前使用的是 xcku040-ffva1156-1-c FPGA。 UltraScale FPGA 传输向导 (1.7) 中的最大线路速率为 12.5 Gbps。

那么、您能为我提供 1Gbsps 的 ADC 配置文件吗？

我将发送给我的设置文件与从 GUI 仿真模式中提取的文件进行了比较。 寄存器数量和设置似乎略有不同。 设置如下：

此致

Cho

尊敬的 Amet：

正如您提到的、我更改了 sys_clock。 但 SYNCn 信号永远不会变为“1"。“。

此时、只有 qpll0_locked 为“11"。“。  qpll1_locked 和 cpll_locked 为“00"。“。   有什么问题吗？

此致、

Cho

尊敬的 Cho：

该设计对两个四通道使用 QPLL0、因此可以使用这种做法。 唯一的其他可能性是 Rx 未锁定到 Tx、因此这可能意味着以下两点之一：

1> ADC 和 FPGA 未设置为相同的 SERDES 速率
2>存在信号完整性问题（通道锁定为 2.5Gbps、但不为 5Gbps）

请确认是否已在 PRBS 模式下使用 ADC（以及 Xilinx 的 IBERT IP）尝试信号完整性检查。  

我还注意到、在您的序列中、当 MASTER_RESET_n 设置为 0 或 1 时、您尚未列出。 请将这些详细信息也发送给我。

此致、
阿米特

尊敬的 Amet：

我将尝试在 PRBS 模式下使用 ADC（和 Xilinx 的 IBERT IP）进行信号完整性测试。 测试完成后、我将分享详细的结果。

MASTER_RESET_n 直接连接到 FPGA 的外部复位信号输入。

使用 TPS3840DL28DBVR 生成外部复位信号。  因此、当电路板上电时、首先执行 MASTER_RESET_n。 之后不执行 MASTER_RESET_n。

是否应该在 TI-204C-IP 的 rx_sync_reset 运行 1->0 之前立即执行 MASTER_RESET_n (0->1)？

最棒的餐厅

Cho

尊敬的 Amet：

让我告诉大家我到目前为止一直在测试什么。  

• ADC 采样现在可达 1500M。  我通过逐渐增加 ADC 的采样时钟来运行一些测试。 500Msps、600Msps、800Msps、1Msps、1.2Gsps、 15Gsps、2.4Gsps…… 。  CGS 流程似乎在 2.4Gsps 下不起作用。  
  • 通过修改 TI_204C_IP 的主器件复位序列、可以实现高达 1500Msps（通道速率 7.5Gbps）的速度。  
  • 以前、主器件复位由 FPGA 的上电复位执行、但在 rx_sync_reset 之前更改为执行主器件复位。
  • 总体设置顺序如下：
    • ADC_Reset  
    • ADC 寄存器设置
    • MASTER_RESET_n
    • RX_SYNC_RESET
• 另外、我使用 IBERT IP 检查了 SI。  在 500m（通道速率 2.5Gbps）、1500（通道速率 7.5Gbps）和 2400M（通道速率 12Gbps）的 ADC 采样率下进行了测试。
  • 我会附上测试结果。  请回顾一下。
  • e2e.ti.com/.../IBERT_5F00_Test.zip

      当通道速率为 2400Msps 时、IBERT 状态显示“无链路“。  IBERT 的环回模式没有问题。  

      这可能是通道的信号完整性问题吗？  或者、该问题是由 LMK04828 的时钟同步问题引起的？

      是否值得通过将采样速率从 1500Msps 逐渐增加来进行测试？

此致

Cho

尊敬的 Amet：

我还增加了几个测试。

我将创建一个包含最新结果的新论坛。

此致

Cho