[参考译文] ADS7067：ADS7067-增强型 SPI

嗨、Jonas、

是的、完全正确。  SBAA241 技术手册中介绍了 ADS7067 的增强型 SPI 接口。 我们普遍认为、“增强型 SPI“一词在数据表中可以更好地阐明、

此致、
Joel

尊敬的 Joel：

感谢您的快速答复。  

因此、无需将 CS 保持在高电平 950ns 内、还是缺少某些东西？  

这是否适用于所有功能模式、例如：
手动、动态和自动定序、还是仅用于自动定序模式？

在 数据表中明确提到并显示了 tconv （手动模式和动态模式）。  

提前感谢、
Jonas

在有关此 ADC 的另一篇文章中、介绍了有关增强型 SPI 的不同内容：

参考不同的 e2e 对话：

 ADS7067：安静时间/转换时间无法同时满足 — 它们是否在动态模式下相关/可交换？

从另一篇文章我得到的印象是,我们需要等待完整的 tacq ,然后我们才能计时出数据。
我们还注意到 TD_CKDO 从启动沿计数、而不是从后文中提到的捕获中计数。

嗨、Jonas、

对此延迟深表歉意。 正在发送的指派通知中存在问题。

因此、没有必要在 950ns 内保持 CS 高电平、或者我是否遗漏了一些东西？  
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正确。 我在具有类似接口的 TLA2518 器件上找到了一个线程、用于帮助解决这个问题以及已经讨论的内容。 很明显、这是一个会引起一些混淆的问题、因此我会在这些数据表中更新这个问题。  

 TLA2518：使用>SPI 13.5MHz、最大转换时间、tconv = 600ns 和数据表缺失最小值实现最大吞吐量。 最大值 性能规格 

如前所述、增强型 SPI 最好是理解、在后台转换下一次转换时可以读回最新转换的数据。 ~、可以提前将 Δ V CS 置为低电平、并且可以使用节省的时间在时钟沿输出数据。

现在对于 TD_CKDO 规范、我的理解是、它按照 Yolanda 在另一个线程中描述的操作、即“发射“和“捕获“边沿具有相同的极性。 我将尝试测试这一点、并从团队其他成员那里获得更多的见解。 我看到这一点、在 60MHz SCLK 处、时钟周期为 16.667ns、延迟时间最大为 16ns、如果启动边沿和捕获边沿相反、这太长。  

在另一篇文章中、我得到的印象是、我们需要等待整个 tacq、然后才能输出数据。
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~Δ V CS 提前~、tacq 完全取决于 Δ V CS 保持低电平的时间减去剩余的转换时间。 tacq 不是该器件的要求、但它决定了输入信号必须稳定到 16 位精度的时间。 时间越长、所需的放大器带宽和输入 RC 滤波器就越容易满足设计要求。 如果没有为输入信号提供足够的采集时间来稳定、则这看起来是一个稳定误差。

此致、
Joel

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