[参考译文] DAC39RF12EVM：无法在 Avnet-Tria UltraZed-7EV 和 DAC39RF12-EVM 之间保持 JESD 链路

Other Parts Discussed in Thread: DAC39RF12, DAC38J84

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1618021/dac39rf12evm-unable-to-keep-jesd-link-up-between-an-avnet-tria-ultrazed-7ev-and-dac39rf12-evm

器件型号： DAC39RF12EVM
主题中讨论的其他器件： DAC38J84、 DAC39RF12

您好：

我们有一个包含 Avnet-Tria UltraZed-7EV 和 DAC39RF12-EVM 板的开发平台。

TL；DR
 我能够启动链接：我看到 DAC 在接收到一些 K 字符、然后发送 4 个 ILAS 帧、然后发送数据后、将 SYNC 信号置为无效。 但是、经过一段时间（几 ms）后、DAC 会重新将 SYNC 置为有效、然后保持不变。 此时我不确定是配置问题还是硬件问题。

完整工作流程：

首先、我们使用 ADI ADF4371SD2Z EV 合成器板来生成同相：

• RF16 输出上的 DAC 采样时钟为 10.24GHz、在 50 Ω 时为–9dBm。p -> EVM 用户指南建议使用+6dBm 信号、因此这可能会导致问题。 当前正在尝试找到另一种方法来生成 2 个同相时钟。
• 根据 EVM 板、RF8 输出上的 640MHz 在 50 Ω 时为+6dBm 的系统时钟 p ->良好。 我正在使用 640MHz、而不是本地 160MHz、因为较高的分频器值会产生高度远端的输出

这两个输出连接到 DAC EVM 板、与 REF_CLK 和 DAC_CLK SMA 连接器。
然后、使用 TICS Pro、我们按如下方式配置 LMK 芯片：

（有时我们将 SYSREF_MUX 设置为脉冲发生器，但稍后对此进行更多介绍）

（最后的输出被禁用，因此被省略）

我附上了整个寄存器映射的完整副本： LMK04828B_LMK04828.txt Init_Regs 

根据 DAC39RF12-EVM GUI 给出的配置、我们按如下方式配置 DAC：

我们的设置和 GUI 之间的唯一区别是我们在 FPGA BE 160MHz 上有核心时钟和 SERDES 时钟,而不是 80MHz ,因为我们使用的是 Xilinx JESD204C IP 和 PHY ,它们需要 40x 线路速率/参考时钟,而不是 80x 的 TI IP（线路速率 6.4Gbps 是固定的）。 其余参数完全匹配。 我们使用自定义限制将通道映射更新为 1：1（逻辑==物理）、并进行反转（根据请求提供引脚对引脚连接的完整跟踪）

我附上了用于配置 Init_Regs 的完整寄存器映射：DAC39RF12_DAC.txt  

我们使用与 DAC 相同的 JESD 参数对 JESD204C IP 进行编程（如 GUI 屏幕截图中所示）。

在之前使用 DAC38J84 和 LMK04828B 的 JESD 系统的基础上、我们的序列如下：

• 对 JESD IP 进行编程
• 通过 DAC 外部 RST 输入引脚实现硬复位 DAC
• 对 DAC 进行编程
• 通过 IP RST 引脚对 Xilinx JESD IP 进行硬复位
• 软复位 DAC JESD 系统

在 DAC JESD 软复位之前、我们可以看到 ILA 上已准备好所有信号：

在软复位之后：

我们可以看到 DAC 将 SYNC 信号置为无效、JESD IP 在短时间内持续发送 K SYNC 字符、然后进入 4 个 ILAS 帧、接着是 DATA。 一切似乎都正常、但在几 ms 后、DAC 会将 SYNC 信号置为无效、JESD IP 会继续发送 K 字符、但 DAC 永远不会恢复。

使用自定义实用程序、我可以检查一些寄存器以获取更多有关状态的信息：