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[参考译文] ADC3683：ADC3683 LVDS 输出电压

admin
Guru**** 2810425 points

Other Parts Discussed in Thread: ADC3683

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1623595/adc3683-adc3683-lvds-output-voltage

器件型号： ADC3683

尊敬的 TI 团队：

我对 ADC3683 的 LVDS 输出电压规格有疑问。 数据表指定了 500mV 至 850mV 的 VOD 范围。 现在、由于 LVDS 的标准差分振幅为 350mV、这对我来说看起来是有问题的。 这些值是否正确？ 在这种情况下如何定义值？ 数据表中缺少的定义。

此外、在评估模块中、您可以直接连接具有 VIDIFF 100mV 至 600mV LVDS 输入规格的 Artix-7 FPGA。 这是否超出了允许的输入范围？我是否遗漏了内容？

谢谢、
Mike

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    TI__Guru**** 2810425 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的 Mike：

    这是有效的、没有违反规范的情况。

    您可以看到电压输出范围和电压输入范围彼此以内、我们不会超过 FPGA 输入引脚的绝对最大值。

    此致、

    Rob

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    TI__Guru**** 2810425 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好 Rob、  

    感谢您的快速响应！ “彼此之间“到底是什么意思？   重叠吗？ 实际上、绝对最大值不会超过、但是如果我正确读取这个值、V_IDIFF 可能会超出很多位。

    此致、
    Mike

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    TI__Guru**** 2810425 points
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    尊敬的 Mike：

    我理解、但反过来看、600mV 下降 (FPGA) 与 ADC 的相差 500mV 到 700mV 以内。

    您还可以通过 寄存器 0x1A 将 ADC 置于半摆幅。 那么 LVDS 在 250mVpp 到 425mVpp 之间摆动。

    此致、

    Rob

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    TI__Guru**** 2810425 points
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    您好 Rob、  

    感谢您的输入并指出了半摆动模式！ 我以前没听说过。  
    这回答了我的问题！

    此致、
    Mike