[参考译文] DAC5688：DAC5688 - PLL +双总线模式下引脚 25 (CLKO/CLK1) 和 TXENABLE 的最佳实践

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1625778/dac5688-dac5688---best-practices-for-pin-25-clko-clk1-and-txenable-in-pll-dual-bus-mode

器件型号： DAC5688

【系统配置】

• 时钟模式：启用 PLL 模式

• 基准时钟：96MHz（CLK2/CLK2C 的差分输入）

• 内部 DAC 时钟：768MHz（内部 PLL、$N=1、M=8$）

• 数据接口：双总线模式（独立 16 位总线 A 和 16 位总线 B）

• 插值因子： x8

• 目标应用：需要精确相位和通道对齐的高速信号生成。

【上下文】

我将设计过渡到双总线模式以处理高数据吞吐量（高达 768MSPS）。 我希望澄清如何使用理想的时钟架构和同步序列来确保数据完整性和确定性延迟。

【问题】

引脚 25 (CLKO/CLK1) 方向性和源同步时序：

在 PLL 模式下、引脚 25 通常是输出 (CLKO)。 但是、对于 768MSPS 的 32 位双总线接口、将引脚 25 配置为输入 (CLK1) 以从 FPGA 实施源同步接口是否会更加稳健？

• 如果配置为输入 (CLK1)、TI 建议的使 FPGA 数据时钟频率与 DAC 的内部 PLL 保持锁定的方法是什么？

• 如果配置为输出 (CLKO)、在以这些速度捕获 32 位宽数据时是否存在已知的时序裕量问题（例如，设置/保持）？

TXENABLE（引脚 6）和 FIFO 同步：

在双总线模式下、应如何管理 TXENABLE 以确保总线 A 和总线 B 数据在 DAC 输出端完全对齐？

3.寄存器配置建议：

具体来说、对于 PLL +双总线组合、建议的设置如下：

• CONFIG2(0x02)：clk1_in_ena、、diffclk_enaclk1c_in_ena。

• CONFIG24(0x18)：fifo_sync_strt（这是否是确保双总线通道对齐所必需的？）。