[参考译文] ADS8168：tacq 持续时间

您好、David：

抱歉无法返回此主题。 主要支持是在离开时离开、并且未分配线程。  

采集和转换（也称为采样保持）是 SAR ADC 工作的两个阶段。 在采集模式下、将模拟输入引脚连接到内部采样电容器阵列的采样开关将闭合。 这会填满电容器上的电荷。  

采集结束时、采样开关断开、输入电压存储为采样电容器上的电荷。  

在大多数情况下、采样开关处于常闭状态并进行持续采集、并且仅在启动实际模数转换过程时才会断开。 转换时间 (tconv) 列为最大规格、设置了 ADC “繁忙“转换的最长时间的上限。 在此器件上、READY 引脚将变为高电~平、而 Δ V CS 也为高电平（置为无效）、以指示转换周期结束。  

从时序图中可以看到 tcycle = tconv + tacq、因此如果 tconv 限制为 300ns 的最大时间、任何未用于转换的剩余周期时间都会 作为额外的采集时间返回。 增加转换周期之间的时间和降低 SCLK 频率都直接有助于增加采集时间。 如果这是明确的、请告诉我！

此致、
Joel

尊敬的 Joel：

这回答了我的一些问题。
因此、我可以通过增加转换周期之间的时间来增加 tacq。 很明显。

这实际上是否可以增加 ADC AINx 输入上的电路阻抗？

例如、将时间加倍会让我把阻抗加倍吗？

此致、

David

您好、David：  

正确、但首先必须确保趋稳在 16 位精度范围内。

假设一阶 RC、您的输入阻抗会形成 RC 时间常数 (τ)、用于限制 RC 电路输出端的电压响应在输入端施加的电压的速度。

LN (2^(n+1)) 提供了在 n 位 ADC 的 1/2 LSB 内稳定所需的 RC 时间常数的数量、该时间常数可从 RC 电路中电容器两端电压随时间变化的公式推导得出。 这考虑了最坏情况下的满量程阶跃输入（例如 0V 至 5V）、因此它可以容忍小于满量程范围阶跃的输入电压变化。  然后、16 位 ADC 需要 11.78τ μ s 时间才能稳定在 1/2LSB 内。 您必须确保 11.78τ 小于采集时间 tacq。

仿真通常是验证 ADC 输入驱动器性能的理想方法、 实际上可能由更高阶的电路来表示。 为此、我通常建议观看我们有关 ADC 的 TI 高精度实验室视频、特别是“构建 SAR ADC 仿真模型“视频、该视频将引导您完成在 TINA-TI SPICE 软件中设置仿真。  

https://www.ti.com/video/series/precision-labs/ti-precision-labs-analogue-to-digital-converters-adcs.html

此致、
Joel