Other Parts Discussed in Thread: ADC3664
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器件型号： ADC3664
您好：
我对 ADC3664 的时钟要求有疑问： 采样时钟 (CLKP/M) 和 DCLKIN (DCLKINP/M) 是否需要频率锁定到同一源？
我在 ADC3664 数据表中找不到明确的声明、因此我想根据相关部分进行确认：
- 指定 第 9.1 节 、图 9-1 显示 DCLKIN 来自 FPGA、而采样时钟 CLK 来自外部设备。 该图并未明确指出两个时钟来自同一源的要求。
- 指定 第 8.3.5 款 ,它说:“ DCLKIN 和采样时钟之间的相位关系是无关的,但两个时钟都需要锁频。“
请您澄清一下的确切含义 “已锁频“ 有何独特之处？ 是否需要从同一基准源获得两个时钟？
在我们的硬件板上、采样时钟直接由 100MHz 晶体振荡器生成、而 DCLKIN 由 FPGA 的内部 PLL（频率乘以来自不同基准）产生、并通过 OBUFDS 输出。 是这两个时钟 不同的来源 。
这种配置是否是 ADC3664 的有效且支持的应用？
感谢您的支持。 
