Other Parts Discussed in Thread: ADS127L18
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
器件型号： ADS127L18
您好、我们有关于 ADS127L18 中 START 信号的时序要求的问题。在我们的系统中、START 信号由 FPGA 生成、而 ADC 时钟由 ADS127L18 的内部振荡器或连接到 ADC 的外部晶体提供。 因此、FPGA 时钟和 ADC CLK 是异步的、没有固定相位关系。因此、无法保证相对于 ADC CLK (tsu (STCL) 和 th (STCL)) 的启动建立时间和保持时间要求、并且可能会根据相对时序受到违反。如果偶尔违反这些时序要求、您能否解释预期行为或影响？ 例如、START 命令是被忽略、延迟还是会导致未定义的行为？此外、将 START 信号保持在高电平几个 ADC CLK 周期是否可确保 ADC 进行可靠的检测、有效避免与这些时序违规相关的任何问题？
提前感谢您的支持。
