[参考译文] ADC12QJ1600-SP：使用一个 FPGA 实现 ADC 同步

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请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1633050/adc12qj1600-sp-adc-synchronization-using-one-fpga

器件型号： ADC12QJ1600-SP
主题中讨论的其他器件： ADC12QJ1600

您好、

我们正在尝试将两个 TI ADC12QJ1600 ADC 的数据输出同步到一个 FPGA 中。我们已经查看了有关使用两个单独 FPGA 同步两个 ADC 的 TI 文档和演示、并为两种可能的设计创建了方框图。第一种设计（设计 1）使用 TI LMK 时钟发生器进行计时、第二种设计（设计 2）使用从 FPGA 生成的时钟。

Design 1.png

Design 2.png

如有任何关于设计的建议或反馈、我们将不胜感激！

Jeff

4 个月前

0 admin 3 个月前

TI__Guru**** 2874300 points

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请提供 ADC12QJ1600 的 JMODE 和采样率。这将有助于我们确保所有频率都能根据上述建议按预期合成。

0 admin 3 个月前

TI__Guru**** 2874300 points

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Bill、

我们计划在 JMODE 0 中运行、并在 500MSPS 下采样。

感谢您查看我们的设计！

0 admin 3 个月前

TI__Guru**** 2874300 points

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Jeffrey、

感谢您提供这些详细信息。选项 2 应使用 ADC12QJ1600 TRIGOUT 和 PLLREFO 生成串行器/解串器和 FPGA 内核时钟。对于选项 1、您可以考虑直接向 ADC 和 LMK 提供采样时钟、然后使用 LMK 生成 sysref 和 FPGA 参考时钟。由于 LMK 芯片上的分压器数量众多、这是我们的设计中的常见做法。

0 admin 3 个月前

TI__Guru**** 2874300 points

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Bill、

如果我们确实使用选项 2 并从 FPGA 生成 SYSREF、我们是否可以使用 ADC 的其中一个 PLLREFO 导出连续 SYSREF（以根据 ADC 数据表中的频谱计算出的频率）、或者 FPGA 是否需要一个进入 CLK+/-引脚的时钟副本？

谢谢！

数据转换器（参考译文帖）

数据转换器（参考译文帖）(Read Only)

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