Other Parts Discussed in Thread: ADC12DJ2700
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
器件型号： ADC12DJ2700
1) 我正在重新评估我们当前的生产硬件之一、其中包含为 JMODE2 配置的 ADC12DJ2700。 我们现在正在评估 JMODE5 的硬件、但我不清楚如何为 JMODE5 配置 AMD Kintex UltraScale+ FPGA IP。 AMD 的 IP 有一个链路参数 K（编程的多帧长度）条目、而 TI 文档 ADC12DJ2700（SLVSEH9A–2018 年 1 月–2020 年 4 月修订）表 19 将有效的 K 设置表示为 JMODE5 的 min：step：max [18：2：32]范围。 而网络上的搜索会返回“当配置 ADC12DJ2700 使 JMODE2 使用 K=32 且 F=1 时“。
2) 是否有 ADC12DJ2700 的功能性 HDL 行为模型可以集成到我们的仿真环境中、从而专门为 JMODE5 输出 JESD 数据？ 这将验证 ADC 数据的数据传输。
谢谢您、
此致、
Paul Kirchoff
