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[参考译文] ADS54J66EVM：确定性延迟JESD204B

admin
Guru**** 2382690 points
Other Parts Discussed in Thread: DAC38RF82
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1087395/ads54j66evm-jesd204b-the-deterministic-delay

部件号：ADS54J66EVM
主题中讨论的其他部件：DAC38RF82

大家好，

我收到了客户的问题。

"

 JESD204B子类1中的确定性延迟是否意味着 ，逻辑设备收到的第一个采样点在不同的开机时间后大致相同？  

与之类似 ，输入模拟信号是自由运行的，假设采样硅壳的半径是0.5 ，而在通电和配置后采样时间是5s延迟。 在 加电和配置后，如果在5秒或10秒延迟下采样信号，则未插拔和重新加电时，辐射是否等于0.5 ？

"

非常感谢你的帮助。

此致，

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    TI__Guru**** 2382690 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    中辉

    如果有脉冲进入JESD ADC，然后将数据发送到JESD DAC，则最好的描述方法是： 然后，您还将输入脉冲连接到示波器，并监控示波器上的DAC输出，每次您循环电源时，脉冲之间的延迟将相同。 这称为确定性延迟。

    此致，

    Jim

  • 0
    TI__Guru**** 2382690 points
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    您好，Jim：

    非常感谢。
    答复确实有道理，清楚地描述了确定性的延迟。

    此外，当到达确定性延迟且ADC输入信号的相位为随机时，DAC输出的相位是否相同？

    此致

  • 0
    TI__Guru**** 2382690 points
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    中辉

    DAC的相位将因链路的延迟而从ADC相延迟。 此延迟将保持不变。

    此致，

    Jim

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    TI__Guru**** 2382690 points
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    您好，Jim：

    在这种情况下，DAC相位和ADC相位之间的延迟是确定的和固定的。 如果ADC输入的相位是随机的，则可以通过简单地添加ADC相位和延迟来计算DAC相位。
    关键是ADC能否使用ADC器件时钟锁定输入模拟相位，并使ADC输出具有固定相位？

    请相信您的帮助！

    此致

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    TI__Guru**** 2382690 points
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    中辉

    您是否想在最后一句中说"DAC"而不是"ADA"？ 如果是这样，我认为这是可以做到的。 如果使用DAC的NCO选项(如DAC38RF82)，则器件可以选择调整相位。 您可以对该相位进行编程以移动输出，以便在ADC输入与器件时钟同步时，最终结果将使输出对齐以匹配ADC输入的相位。 DAC和ADC都将使用同步器件时钟和SYSREF输入。  

    此致，

    Jim

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    TI__Guru**** 2382690 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好，Jim：

    请相信您的帮助！

    这很有用。


    此致