[参考译文] ADC12J4000EVM：解析ADC12J4000EVM数据流的帮助

Jim，谢谢！ 有一件事我想咨询你们--当我使用decimation=4模式时，PLL_LOCK标志在JESD_STATUS寄存器中很高。 当我切换到这种新设置(绕过模式Dev_clk = 3760MHz，FPGA时钟= 188MHz，K=4)时，此标志现在变为低。 我必须手动覆盖FPGA设计中的F，从默认值15覆盖到8，以匹配表11中的第一个条目。 我使用了您建议的0，2，4，6车道。

我确实看到数据流过，但我还没有尝试过传递数据。 但我要按照表12来做这一点，对吗？

再次感谢！ 必应

您好，Bing

用4 DDR=1 P54=1的小数使用5/4乘法PLL，因此锁位是相关的。

DDC旁路模式DDR=1不使用PLL。 因此，没有设置锁定位这一事实是可以的。

是的，使用表12和/或表13解析数据。 您将处理的表13样本都是偶数样本(通道0，2，4和6中的样本)。

此致，

Jim B

Jim，

再次感谢。 我终于把ADC的数据输入到我的Matlab变量中了。 但我在分析数据时仍然遇到一些问题。

在我的设置中，我使用了表11条目1，K=4，时钟=3760，加扰位=0。 我正在使用ADC12J4000测试模式，因此我要寻找表33中所示的类似模式。

我拥有的数据确实有一些模式，每64字节更改一次。 但是，该模式似乎与表33不匹配...  

还有一些相关的问题：

1)由于接口是128位宽，我仍然有点难理解它是如何映射到表13的-- S1，S2中的后缀是否... S39指明了如何包装它们的订单？

2)在我的情况下，由于我跳过其他所有车道(使用的车道0，2，4，6)，我想知道这是否也会更改映射？

3)我还想知道你是否能澄清这个帧--似乎数据会在帧1，2，3，4中发送……这与我用来配置JESD204B的K值无关？

我将在此处附加一个包含原始字节数据流部分的文件，供您查看(输入是ADC测试模式)。

再次感谢，Binge2e.ti.com/.../output.txt

Jim，

很抱歉一直在跟你说这个... 我很奇怪，为何有些数值不在表33内，虽然这个模式 有固定的64 字节，但我却不明白。 我确认我没有背景 校准。

再次感谢您的帮助。   

您好，Bing

是的。 如果您的L=8案例为M=8，则L=4案例应为M=4。

此致，

Jim B

Jim感谢您的澄清。

此致 ，Bing

Jim，对不起，我仍然被困在这个问题上... 我与Altera进行了检查，他们的支持让我检查Tx和Receiver之间的映射... 但是，Tx部件固定在ADC12J4000中，由于我使用的是TSW14J56EVM和Altera JESD204B IP，因为我所提到的字节流是在FIFO中捕获的，帧对齐是否不能在该层以上处理？

我真的很困惑的是，即使说存在框架对齐字符，十六进制代码"A"也不应该出现...

此外，我 假设TI 固件具有处理相同 输入流的类似逻辑，就像我在这里所做的那样，您是否可以指出TI设计中处理此问题的位置？

再次感谢，Bing

您好，Bing

您能否提供有关当前问题的更多详细信息？

例如，如果您使用ADC测试模式，则将您获得的实际数据与ADC的通道0，2，4和6上的预期数据进行比较。 如果您收到意外字符，是意外值随机还是某些一致的值？

谢谢！

Jim B

Jim，原始字节流输出的句点为128。 我正在附加包含此信息的Excel电子表格。 正如你从十六进制数据中所看到的那样，有一些“非法”代码(A，C等)让我感到困惑。

再次感谢！

此致，Binge2e.ti.com/.../raw_5F00_byte_5F00_stream.xlsx

您好，Bing

如果您使用的是小数=1，则应仅在数据流中获得正确的字符。

如果使用的是十进制=4，则需要将数据格式化为16+16个复数值，并且应该使用其它ADC测试模式之一，如长传输测试模式或缓变模式。

请确认您正在使用的ADC EVM设置。 是否可以附加您正在使用的EVM GUI快速启动选项卡设置的屏幕截图？

此致，

Jim B

Jim，是的，我使用的是旁路模式。 我正在附加从低级视图GUI保存的屏幕截图和实际寄存器文件。

再次感谢您的帮助。

e2e.ti.com/.../adc12j4000evm_5F00_current.pptxe2e.ti.com/.../adc12j4000evm_5F00_current.cfg</s>4000

您好，Bing

我不知道可能是什么问题。 ADC12J4000EVM和TSW14J56EVM可在该模式下以该串行数据速率正常工作。 以下是在启用ADC测试模式的DDC旁路模式下，以3760 MHz时钟速率从高速数据转换器Pro捕获的数据。

根据ADC12J4000数据表的表33，这包含来自所有通道的数据。 在您的情况下，序列将不具有奇数车道值，因此008，FF7020，FDF， 不应显示100 EFF，400和BFF，否则顺序应正确。

示例-解开波形   ADC代码-解开波形   样本-波形   ADC代码-波形    
      0   0    
         1 8.    
      2   16.    
      3   32.    
      4 64       
      5256       
      6512       
      71024       
      84095       
      94087       
      104079       
      114063       
      124031   .    
      133839       
      143583   .    
      153071   .    
         16 0    
      17.       
      18 16.       
      19 32.       
      2064       
      2.1256万       
      2.2512万       
      231024       
      244095       
      254087       
      264079       
      274063       
      284031   .    
      293839   .    
      303583       
      313071   .    
         32 0    
      33 8.       
      34   16.    
      35   32.    
      36 64       
      3.7256万       
      3.8512万       
      391024       
      404095       
      414087       
      424079       
      434063       
      44.4031万.       
      453839       
      463583   .    
      473071   .    
         48 0    
         49 8.    
      50 16.       
      51   32.    
      52 64       
      5.3256万       
      5.4512万       
      551024       
      564095       
      574087       
      584079       
      594063       
      604031   .    
      613839       
      623583       
      633071   .    
         64 0    
         658.    
      66 16.       
      6732.       
      68 64       
      6.9256万.       
      7.0512万       
      711024       
      724095       
      734087       
      744079       
      754063       
      764031   .    
      773839   .    
      783583       
      793071   .    
         80 0    
      81.       
      82 16.       
      83 32.       
      84   64    
      8.5256万       
      8.6512万       
      87.1024万       
      884095   .    
      894087       
      904079       
      914063       
      924031   .    
      933839   .    
      943583   .    
      953071   .    
         96 0    
         978.    
         9816.    
      9932.       
      1.0064万       
      10.1256万       
      10.2512万       
      103.1024万       
      10.4409万   5    
      10.5408万   7    
      10.6407万   9    
      10.7406万   3.    
      10.8403万   1.    
      10.9383万   9.    
      11.0358万   3    
      11.1307万   1.    
         112 0    
         1138.    
      114   16.    
      115 32.       
      1.1664万       
      11.7256万   .    
      11.8512万       
      119.1024万       
      12.0409万   5    
      12.1408万   7    
      122   - 4079    
      12.3406万   3.    
      12.4403万   1.    
      12.5383万   9    
      12.6358万   3    
      12.7307万   1.    
         128 0    
      129.       
      130 16.       
      131   32.    
      132 64       
      13.3256万   .    
      13.4512万       
      13.5102万4       
      13.6409万   5    
      13.7408万   7    
      13.8407万   9    
      13.9406万   3.    
      140.4031万.       
      14.1383万   9.    
      14.2358万   3.    
      14.3307万   1.    
         144 0    
      145   8.    
      146   16.    
      147   32.    
      148 64       
      14.9256万   .    
      15.0512万       
         15.1102万4    
      15.2409万   5    
      15.3408万   7    
      15.4407万   9    
      15.5406万   3.    
      15.6403万   1.    
      15.7383万   9.    
      15.8358万   3    
      15.9307万   1    
         160 0    
         161 8.    
      162   16.    
      16.3332万   .    
      164 64       
         16.5256万.    
      16.6512万       
         16.7102万4    
      16.8409万   5    
      16.9408万   7    
      17.0407万   9    
      17.1406万   3    
      17.2403万   1.    
      17.3383万   9    
      17.4358万   3    
      17.5307万   1.    
         176 0    
      177   8.    
      178   16.    
      179 32.       
      180 64       
      18.1256万       
      182       
      18.3102万   4    
      18.4409万   5    
      18.5408万   7    
      18.6407万   9    
      18.7406万   3.    
      18.8403万   1.    
      189.3839万.       
      19.0358万   3    
         19.1307万1    
         192 0    
      193.       
      194 16.       
      195   32.    
         1.9664万    
      19.7256万   .    
      198       
         19.9102万4    
      20.0409万   5    
      20.1408万   7    
      20.2407万   9    
      203.4063万.       
      20.4403万   1    
      20.5383万   9.    
      20.6358万   3.    
      20.7307万   1    
         208 0    
      209   8.    
      210   16.    
      211 32.       
      212 64       
      213       
      214       
      21.5102万   4    
      21.6409万   5    
      21.7408万   7    
      21.8407万   9    
      21.9406万   3    
      22.0403万   1    
      22.1383万   9.    
      22.2358万   3    
      22.3307万   1.    
         224 0    
      225   8.    
      226 16.       
      227 32.       
      228 64       
      22.9256万.       
      23.0512万       
         23.1102万4    
      23.2409万   5    
      23.3408万   7    
      23.4407万   9    
      23.5406万   3    
      23.6403万   1.    
      23.7383万   9.    
      23.8358万   3.    
      23.9307万   1.    
         240 0    
      241   8.    
      242 16.       
      243   32.    
      244 64       
         24.5256万.    
      246       
      24.7102万   4    
      24.8409万   5    
      24.9408万   7    
      25.0407万   9    
      25.1406万   3.    
      25.2403万   1.    
      25.3383万   9    
      25.4358万   3.    
      25.5307万   1    

Jim，

我测试了斜坡模式，我可以确认我遇到了相同的JESD数据损坏问题。

谢谢，Bing

Jim，

我当前正在ADC12J4000上使用4GHz设备，并且处于旁路模式。 在TSW14J56EVM上，为JESD时钟配置PLL时，是否应将“参考时钟频率”(突出显示)设置为400MHz？

谢谢，Bing  

您好，Bing

在DDC旁路模式下，4 GHz时钟速率时，信道速率为8 Gbit/秒

我们将FPGA时钟频率配置为LineRate/40，在这种情况下为200 MHz。

如果您需要其他信息，请告诉我。

此致，

Jim B

Jim，

我将FPGA时钟配置为200MHz (输出时钟1)。  我指的是输入电压或"参考时钟频率"

我的问题是从阅读您的回答中得出的： https://e2e.ti.com/support/data_converters/high_speed_data_converters/f/68/t/50.6503万。 

"在4 GHz时钟时，信道速率为8 Gbit/秒 因此，FPGA的时钟应如下所示：

GT REFCLK = 8000 / 20 = 400 MHz

内核时钟=8000/40=200 MHz"

我知道这是Xilinx主板，但是在Arria V GZ中配置PLL IP核心时，GT REFCLK是否与"参考时钟频率"相同？

再次感谢

您好，Bing

上面提到的另一个线程特定于Xilinx JESD204B收发器要求。 在Xilinx平台中，需要2个单独的时钟，一个用于FPGA结构，另一个用于PLL参考时钟。

对于TSW14J56 (Altera)外壳，FPGA的两个部分使用相同的频率时钟。 对于LineRate >=3100 Mbit/sec，我们将在LineRate/40发送一个时钟。
 对于LineRate <3100 Mbit/sec，我们将在LineRate/10发送时钟。

此致，

Jim B