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[参考译文] ADS131A04:同时采样多个ADS131A04 ADC's

Guru**** 2393725 points
Other Parts Discussed in Thread: ADS131A04

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/568896/ads131a04-simultaneously-sampling-of-multiple-ads131a04-adc-s

部件号:ADS131A04

对于新设计,我们希望了解ADC ADS131A04是否适合我们的设计。
我们希望在此设计中采样32或64个通道。 通道必须同时采样。
现在,我在数据表中看到,四个通道同时进行单个ADC采样,非常完美。 但如何在一个链中使用多个ADC来完成此任务。
我看到有人坚持通过DRDY行可以同步数字滤波器,但同时或同步采样不同的ADC吗? 那么,是否在同一时钟脉冲上开始采样,或者仅重新设置数字滤波器?

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
    你好,Roy,

    如果设备使用相同的时钟并共享DRDY,则它们将同时采样(在时钟,DRDY信号等的传播延迟范围内)。 数据表中的10.1 3节讨论了以菊花链方式连接多个设备的所有方法。

    此致,
    Brian Pisani
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    您好,Brian,

    感谢您的回复。 听起来我们可以将此设备用于我们的项目。

    由于此ADC是我们系统的核心,因此我们希望100 % 确保我们正确理解它。

    请参阅随附的照片了解插图。

    我们使用图103 (10.1 .3.3 部分)中所述的设置,输入SCLK为2 MHz。 在每个ADC中,这被划分为1MHz (ADC1和ADC2在两个不同的封装中)。 所有ADC似乎都是在闪存模块的上升边缘采集样本。

    我们看到可能发生的情况是ADC1的闪存模块边缘的上升是一个SCLK周期,它与ADC2的闪存模块上升边缘不同。 当两个ADC在其上升沿上采集样本时,采样力矩不相等(延迟 
    ½ μ s周期,1MHz:½ μ s)。

    我们认为,当每个ADC在链中配置并开始自动采样时,ADC的内部时钟分配器可能会导致不同的闪存模块。

    我们需要知道的是,共享DRDY (如图103所示)是否会导致重置所有闪存模块时钟以使上升边缘对齐。 因此,ADC1和ADC2针对闪存模块时钟同时进行采样。

    感谢你的帮助。

    此致,
    罗伊

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    您好Roy,

    您所描述的内容是不可能的。 DRDY事件将使所有设备的调制器时钟同步到相同的边缘。 同步状态机在主时钟级别进行。

    Brian
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    您好Brian:

    我代表我的同事Roy回复您。

    关于你的答复:

    1. "DRDY事件将使所有设备的调制器时钟同步到同一边缘。"
      这是否意味着"...sharing the DRDY as in Fig 103 results in resetting all FMod clock that the rising edges align" and "... the ADC1 and ADC2 at same at respect the FMod clock."(...如图103中所示共享DRDY会导致重置所有闪存模块时钟,从而使上升边缘对齐
    2. "您描述的内容不可能"
      这是指我们案文的哪一部分?

    感谢您的帮助!

    此致,

    弗兰克和罗伊

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    弗兰克,罗伊,

    我的意思是你没有什么可担心的:-)。 如果菊花链式设备之间共享DRDY线路,则它们将在相同的确切时间采样。 当我说“不可能”时,我指的是您绘制的图,其中闪存模块边缘被主时钟周期偏移。

    Brian