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在配置寄存器81 (地址0x51)中,我可以启用“链接配置错误”以触发JESD同步请求。
什么构成链路配置错误?
是否ILAS帧与DAC的预期不一致(如LMFK)?
我看到的是,如果我启用"link config err"来触发JESD同步请求,则链路将永远不会建立,因为同步永远不会保持高。
但是,如果我没有启用链接配置错误以请求同步,则JESD链接会建立,并且我会获得模拟输出。
伊恩
当发送器和接收器之间的链路数据校验和值不匹配时,通常会发生这种情况。 仔细检查 两端使用的JESD204B链路参数(L,K,M等...)。 如果一个值被计数关闭,则会通过校验和关闭,并向您提供链接错误。 请参阅随附的链接校验和计算器以获取帮助。
此致,
Jim
Natty,
现在,请忽略这些错误并验证输出数据是否正确。 此链路测试不是世界上最好的测试,大多数客户忽略这些错误。 如果您要纠正此问题,您可能需要联系FPGA供应商,并获取有关其JESD204 IP内核以及如何计算链路参数并将其加载到内部寄存器中的更多信息。
在上一篇文章中,您提到当您忽略这些错误时,您正在获取数据。 您是否仍然忽略DAC38J84的错误并且未获得输出? 您是否将TI DAC EVM与TSW14J56EVM一起使用?
此致,
Jim
Natty,
如果可以,请发送用于DAC和LMK的自定义板的原理图和寄存器文件。 什么是向DAC提供数字输入数据?
此致,
Jim
在我的情况下,扰码位是罪魁祸首。
当我关闭加扰时,链路配置检查正常。
不是主要的,因此我将忽略链路配置错误,而不会在发生同步时断言同步。
您好Jim
然后 ,DAC的数字数据输入由测试信号生成模块内部生成。 我会 尽快为您提供这些文档。 非常感谢
此致,
Natty