客户正在使用ADC1.0065万,但第一次转换异常。
波形附在下面,请告诉我可能的原因。
【其它规格】
・VDDA:3.3V
・VDDIO:2.5V
・时钟频率:53.3MHz
・Ω 单端输入
此致,
Satoshi
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客户正在使用ADC1.0065万,但第一次转换异常。
波形附在下面,请告诉我可能的原因。
【其它规格】
・VDDA:3.3V
・VDDIO:2.5V
・时钟频率:53.3MHz
・Ω 单端输入
此致,
Satoshi
Jim-San
感谢您的回复,
我回答了您的问题,
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・您能否提供包括整个信号路径和所有ADC连接的原理图? 在上述两种情况下,信号源的输出阻抗是否相同?
⇒示意图附在下面。
・在样例1之前多久ADC电源电压稳定?
ADC CLK在样品1运行和稳定之前多久?
⇒我正在确认时间安排,但这些都是稳定的。
并且,在ADC启动之前,时钟固定为低电平。
・在样品1之前,输入信号是否稳定一段时间? 多长时间?
⇒是,样品1仅不稳定。
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很抱歉还有其他问题,请告诉我以下两点。
①Customer考虑到ADC数据在样本8中的应用~,是否正确?
②Datasheet第18页描述如下。
'如果CLK被中断,或其频率过低,内部电容器上的电荷可能会消散到输出数据的准确性将下降的程度。
这是限制最低采样率的原因。 时钟信号的占空比会影响任何A/D转换器的性能。'
⇒当ADC CLK在ADC启动之前被固定为低电平时,ADC精度是否会在几个采样开始时降低?
※随附参考数据。
e2e.ti.com/.../USS44SH-Transmit-Test_5F00_2015.0216万Naka.xlsx
此致,
Satoshi
您好,Satoshi
我认为客户对于问题原因的看法是正确的。
如果他们将时钟保持在逻辑低电平,然后在想要获取有效数据之前启动时钟,ADC性能将不会立即达到最佳。 启动CLK后,ADC电路将需要一些时间才能稳定下来。 我建议在他们要开始使用数据之前,先启动ADC时钟。 这将确保ADC保持稳定并提供适当的性能。 他们可以尝试哪些方法有效,然后再添加几个时钟周期,以确保设备到设备的变化有一定的余地。
此致,
Jim B