主题中讨论的其他部件: DAC7621
大家好,
我想知道DAC7612E的以下状态时间图。
-R/W:低
-CS:低
-LOADDAC:低
我附上了逻辑真值表,我想获得红色帧的时间图表。
此致,
Sho
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Howdy Sho-San,
DAC7612数据表的第5页显示了计时图。 我已将其发布在下面以供参考。 请注意,/LOADDACS指的是同名的引脚3。 正时规格显示在同一页的图表中,请注意这些正时规格是最小值,因此以上任何内容都是可接受的。 使用本页上的信息,我们可以得出最大时钟频率为16.6MHz的结论。 还显示了最小数据设置和保持的最低要求,每个要求为15ns。 此外,/LOADDACS引脚的最小负载脉冲宽度为20ns。
DAC7612数据表的第10页对该接口进行了进一步说明。 总之,接口由四个信号组成:SCLK,SDI,/CS和/LOADDACS。 通过SDI输入将新的14位串行数据加载到DAC A或DAC B,使/CS信号降低以启动新的串行通信。 然后,/CS被提高,并且/LOADDACS的下降边缘上的闭锁已完成。
请勿在换入新串行数据之前必须返回高位/LOADDACS。
希望此信息有所帮助!
此致,
马特
Howdy Sho-San,
感谢您的澄清。 由于这是12位并行输入DAC,因此计时图如您所张贴的一样。 定时规格再次指定每个信号的最小定时约束(通常在活动的低信号(如/CLR,/CS,/LOADDAC)上包括上拉电阻器)。
下面我的顺序概述了写入操作的顺序:
如果您的问题得到了解答,请告诉我。
此致,
Matthew Sauceda
Howdy Sho-San,
我相信我理解这个问题。 真值表确实显示了要写入DAC寄存器的逻辑电平,但此表并不一定表示使用静态电压来实现写入操作。 为了正确操作设备,必须将真值表与显示的正时图结合使用。 因此,要'写入'到DAC寄存器,请遵循我上一篇帖子中建议的程序。 如上一篇文章中所述,/LOADDAC信号必须具有至少50ns的有效低持续时间,并且此转换在/CS和R/W信号达到高位后发生。
此致,
马特
您好,Matt San
感谢您的快速支持!
我对你下面的评论有疑问。
'如上一篇文章所述,/LOADDAC信号必须具有至少50ns的有效低持续时间,
而这种转换是在/CS和R/W信号被提高后发生的。"
我了解/LOADDAC信号定时,但这是教我"更新模式"的模式吗?(蓝框)
我认为我可以直接以 “写模式”写入DAC寄存器和输入寄存器
所以 请告诉我 /READDAC在 “写模式”中的写入时间和调节。
我 可以从数据表中了解/CS和R/W低计时,
但我不知道?负载DAC (红色帧)的低计时。
很抱歉,我问过您很多次。
此致,
Sho
Sho-san,
DAC7621器件包括双缓冲寄存器结构。 这意味着可以将新数据输入DAC,而不会干扰旧数据和转换器的模拟输出。 在将数据输入串行移位寄存器后的某个时刻,可以通过/LOADDAC引脚的高到低转换将此数据传输到DAC寄存器。 但是,/LOADDAC引脚使DAC寄存器透明。 如果在/LOADDAC为低电平时总线寄存器上有新数据可用,DAC输出电压将随数据的变化而变化。 为防止出现这种情况,在总线上更改数据之前,必须返回高/CS。
通过将此信息与上面显示的事实表结合使用,我们可以理解,可以通过执行红色框中显示的操作来完成写入和更新,或者可以将序列分成两个帧(一个用于更新第一个缓冲寄存器, 第二次将数据锁定到第二个数据寄存器,从而更新DAC)。 第二个选项的顺序是帧2和帧4 (蓝色)。
如果您的问题得到了解答,请告诉我。
此致,
马特
您好,Matt San
感谢您的评论。
我有一个问题是关于你的以下回答。
"通过将此信息与上面显示的事实表结合使用,我们可以理解,可以通过执行红色框中显示的操作来完成写入和更新"
>>当我输入 “写模式”CS = L,R / W = L,LOADDAC = L时,如何 输入LOADDAC?
由于TWC和tLWD是相同的50 ns (min),我是否应该输入 与 CS波形相同的LOADDAC波形?
如果知道,请告诉我“写模式”下的低定时模块/LOADDAC
抱歉,请尽快给我您的答案。
最好的护耳器,
Sho
Sho-san,
/CS和/LOADDAC不能连接在一起。 如前面的帖子或DS的第4页中的数字输入计时图所示,在将/CS设置为高电平后,必须将/LOADDAC确定为低电平。 /CS和/LOADDAC波形可以具有不同的活动低持续时间,最短持续时间为50ns --任何大于50ns的波形都是可以接受的。
因此,例如,/CS的活动低持续时间为80ns,而/LDAC的活动低持续时间为60ns。 由于两者均高于50ns最低有效低要求,因此均可用于正常操作。
此致,
马特