[参考译文] ADS7955：SPI时序问题(td2和td3)

大家好，

 客户提出了更多问题。

 该原理图如以下所示。客户在ADS7955，的SDO和SCLK引脚处测试td2和td3，并将原理图中的R和C替换为50pF电容器负载。

他们的td2测试结果低于此数值。

问题：

td2和td3测试的VOH和VOL是什么？ 客户是否可以使用数据表中提到的值(VOH=VDD-VOL 0.2 ，0.4)？

2.客户是否在正确的测试点测试了td2和td3？

3.如果客户使用低速率SCLK (1MHz)，td2和td3值是否会改变？

4.我们会在ATE中检查td2和td3吗？

客户想了解其设计中是否存在风险，请帮助检查这些问题，谢谢。

此致，

尼克·戴  

你好，Nick

请参阅下面我的答案

1.定时规格的VOH和VOL级别与数据表相同(VOH= VDD-VOL 0.2 ，VOL= 0.4V)

2.是的，这些参数应在设备端进行测量

3.数据表中提到的计时延迟应保持不变，无论时钟频率如何。

4.我需要检查ATE上的延迟测量。 我 将就此与您进行讨论

延迟不匹配可能是由于寄生痕量电容和痕量阻抗。 我建议断开 SDO线路上的R1019 (1K)并进行计时测量。

另外，设备数字引脚和主机控制器之间的跟踪长度是多少。

谢谢，顺祝商祺

Abhijeet Godbole

您好，Abhijeet，

  感谢您的反馈。

  客户在ADS7955的SCLK和SDO引脚上测试了td2和td3，并且仅具有50pF负载，他们的示波器低于两个。

  在数据表中，我们将td2定义为 SCLK下降到SDO下一个有效数据位，将td3定义为 第16 SCLK下降到SDO 3状态。

  如何理解SCLK下降？ 我能否理解电压到达VIL (+5V电源时为0.8V)？

  但是，我的理解是正确的，那么td2和td3将是负值。

  您可以帮助检查下面两个图中的td2和td3是什么？(黄色：SCLK，蓝色：SDO)。  

此致，

尼克·戴

你好，Nick

在定义数据测报计时延迟(SCLK 降至SDO 3状态/SCLK降至SDO下一个有效数据)时 ，测量未在VOH/VOL处准确触发。对于大多数部件 ，我们通常从50 % 至50 % 执行此操作。  如果您测量从SCLK的50 % 降至SDO的50 % ，则您的读数应该有效

我可以看到，SCLK下降边缘需要很长时间才能到达GND，并且看起来是该引脚上的额外盖负载。 请检查上限载荷值是多少。 您可以尝试将100欧姆系列电阻值降至10欧姆，看看这是否会改善响应。

谢谢，顺祝商祺

Abhijeet

您好 ，Abhijeet，

 感谢您的支持。

 还有一个问题，Vdd在逻辑级别VOH规范中的含义是什么？ 当器件处于+5V电源时，客户主板上的SDO的高电平电压为4.6V，而SDO逻辑高输出是否有0.4V的下降？

此致，

尼克·戴

你好，Nick

VDD是指设备的数字电源。如果客户在逻辑高电压期间看到SDO上有4.6V电压，可能是由于此引脚上的驱动电流要求相当高。

1)您能否要求客户一起探测ADS7955和SDO的数字电源引脚。   数字电源和设备VBD引脚中是否存在串联电阻。

2)到目前为止，他们是否在SDO线上填充了1k？ 客户还可以移除SDO线路上的2.49k端接电阻器并查看性能

谢谢，顺祝商祺

Abhijeet