This thread has been locked.
If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.
https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/573501/dac37j84-eye-pattern-check-method
您好，
我想研究DAC37J84中JESD接收信号的信号波形质量(眼睛波形或BER)。 请告诉我如何检查。 ※这是一种评估方法。 提供应用说明(如果有)。
此致
Cafain
Cafain，
应用程序说明已附在附件中。
此致，
Jim
e2e.ti.com/.../1462.DAC38J84-RX-Tests-_2D00_-Eye-scan.pdf
您可以从以下链接下载有关此问题的更多信息。
txn.box.com/.../jthzon8t9eookw5x8mcw6mx890nw73ac
你好，Jim-San
请告诉我如何使用DAC37J84。 我指的是数据表(SLASE17B)。
第54页7.3 ................................................................22 JESD 204 B，使用模式测试中所述的功能， 如何确定DAC是否成功接收数据(SerDes传输质量是否存在问题)， 如果我的测试正确吗？ 用户设置条件为 ·仅使用Lane0，Lane1，9.8304Gbps/通道 ·DACCLKPN为983.04MHz，未使用器件内部PLL ·其他设置值如下所示 L = 2 男=4 F = 4 S = 1 HD =关闭 插值= 4
我有疑问， 问题1. 地址0x64是否对应于Lane0的报警寄存器？ 此外 地址：0x65是否对应LAN1的报警寄存器？
问题2. 地址0×64，0×65的位0出现故障时为"1"？ (由于默认值为"0")
问题3. [FIFO为空]为"1"(失败)的条件是什么？
第28页7.3 .................4使用“序列均衡器”中所述的功能， 我想测试DAC能否正确接收数据(SerDes传输质量是否令人满意)。 我尝试按照数据表中描述的信息运行， 虽然结果没有异常，但不能判断执行是否正确。
设置过程是数据表(SLASE 17 B)第29页第1步-第9步。 当读取EQOVER中的寄存器值和第6步中的EQUNDER时，结果为EQOVER="低"，EQUNDER="低"。
问题4： 因此，我认为EQ设置/操作没有问题。 这个想法是否可以接受？
这是在定制板上还是使用TI DAC EVM？ 数据表中确实有一些打字错误。
问题1. 地址0x64对应于lane0，添加0x65代表lane1。
问题2. 是，“1”表示错误。
问题3. FIFO必须始终包含数据。 如果没有数据，则FIFO被清空，数据丢失，因此将发生错误。 这通常表示输入数据与FIFO输出时钟速率不匹配。 您使用的FPGA家族和供应商是什么？ 当我使用您的设置时，Altera的Arria V需要一个245.76MHz的参考时钟。 您使用的频率是多少？
SYSREF的频率是多少？ 您对K和RBD使用什么价值？ 是否可以发送DAC寄存器设置？ 您是否可以选择不使用DAC PLL？ 这可能是正确连接链路的一种更简单的方法。
你好，Jim San
我检查了客户的设置条件 ·具体如下
DACCLK：983.04MHz SYSREF：61.44MHz。 K=32、RBD=31 假定不使用DAC内部PLL。
DAC3xJ8x GUI用于寄存器设置。 *请忽略LMK设置，因为它未被使用。
---我想给您发送配置文件，请告诉我您的个人电子邮件地址---
我还要问你一个问题
Q1.使用“7.3 ................................................................22 JESD204B模式测试”时 地址0×64 (Lane0)，0×65 (Lane1)的0位中识别被识别为失败是否正确？ 。 (在测试模式模式下，位0变为FAIL(1)的条件是什么？)
2.数据表(SLASE17B)第96页地址0×64 (Lane0)，0×65 (Lane1) BIT1 = READ_ERROR：如果读取请求的FIFO为空，则声明 bit0 = read_empty：FIFO为空 问题2-1。 请解释位0和位1的含义(两者之间的差异)。 经过评估确认后，将设置bit0="0"和bit="1"。 当FIFO为空状态时，由于执行了读取，因此认为bit1="1"是 如果FIFO为空状态，我们认为是bit0="1"。 但是，已确认bit0="0"和bit1="1"。 我们认为，当FIFO为空时，bit0="1"和bit1="1"是错误的吗？ 问题2 - 2。 BIT1 = READ_ERROR：如果读取请求的FIFO为空，则声明 JESD204B接口的哪个阶段是发生位1错误的阶段？ 是代码组同步(CGS)还是初始通道同步(ILAS)， 还是在数据传输阶段发生？
您好，Jim San
DAC3xJ8x GUI用于寄存器设置。
DAC3XJ8XEVM将.cfg文件集附加到GUI中。 (用Zip压缩) 此信息是否与您请求的文件匹配？
e2e.ti.com/.../1BF0E3C0.zip
您尝试连接到什么FPGA？ 您仍然无法同步吗？
FPGA是XC7Z100，XC7K325T。
SYNC已确认其输出来自 DAC37J84，数据传输相位为 我认为这是可以实现的。
