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https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/580907/adc12j4000-multi-adc-sync-or-multi-adc-board-sync
在ADC12J4000 EVM中，有 TRF3765IRHB用于高于~3GHz的更高ADC时钟。
我想确认我的理解是正确的，
1.为了满足多ADC与 TRF3765同步的DEVCLK (ADC时钟)和SYSREF关系， TRF3765的输出之一必须发回到LMK0.4828万的FBCLK输入。
2.即，通过这样做，在使用TRF3765作为ADC时钟时，使多ADC或多ADC12J4000 EVM同步。
谢谢。
您好，新2天
通常有多种可能的配置可用于同步多个ADC。
不幸的是，在4000 MHz时将多个ADC12J4000与Fclk同步是一件棘手的事情，因为从每个LMK0.4828万中分离的SYSREF和FPGA时钟无法轻松同步。
在我尝试回答您的特定问题之前，您是否需要同步多个ADC12J4000EVM，或者您是否正在尝试设计一个具有同步转换器的多ADC12J4000系统？
此致，
Jim B
我正在尝试设计一个系统，它在多板上具有multi-ADC12J400 (例如ADC12DJ3200)，并且所有ADC都在板和系统之间同步。
是否有任何更新？ 谢谢你。
以下是一个示例，在单个板上为四个ADC12J4000设备计时，将数据馈送至一个FPGA。
此方法包括一种微调应用于每个ADC的时钟的方法，以优化所有转换器的采样实例的对齐。
e2e.ti.com/.../2-or-4-ADC-clocking.pdf
如果要同步多个板(每个板都有多个ADC)，则可以使用中央时钟源在F_SYSREF处分配信号。 这将是上例中LMK0.4828万的参考时钟输入。 LMK0.4828万器件将在零延迟反馈模式下运行，以使它们与通用参考对齐。
1.为什么需要LMK0.0301万。
2.图5是否适用于 TI的应用 程序slyt638？ -图5中显示的内容与ADC12J400EVM上的内容最相似。
3.如果执行"2-or-4-ADC-clocking.pdf"中显示的操作，则需要太多的PLL +缓冲器。 它不适合我们的主板。
我的一个原始问题是为什么要将其中一个TRF3756带到ADC12J4000EVM上的LMK0.4828万的FBCLKIN。
是因为TRF3756输出相位与LMK0.4828万对齐还是相反？ 因为TRF3756没有同步功能或特性。
如果使用LMX2582，则为真。 非常感谢。
e2e.ti.com/.../slyt628_5F00_sync_5F00_jesd204.pdf
此致。
你(们)好
TRF3765的一个输出被发送至LMK0.4828万 CLKIN1输入，并用作DCLK/SDCLK电路板的时钟源。 该信号位于ADC DEVCLK/2处。 将分频器设置为生成所需的FPGA时钟以及FPGA和ADC的SYSREF。 默认情况下，ADC SYSREF处于禁用状态，但可以通过调整SDCLKout11输出的设置来启用它。 此架构允许轻松调整ADC DEVCLK频率，而不依赖于LMK0.4828万的VCO频率限制。 LMX2582可以在同一体系结构中使用，以替代TRF3765。
在基于此体系结构的实际系统中，ADC RDEL设置将用于调整DEVCLK和SYSREF的相对定时，直到正确满足设置和保持要求。 由于LMK0.4828万分压器和配电电路的传播延迟，这些信号之间会出现一些偏移。 如果歪斜变化导致设置/保持不可接受，则需要根据系统温度调整RDEL值。
前面共享的示例电路有一个好处，即它可以调整ADC DEVCLK信号之间的相对偏斜。 如果必须精确对齐多个ADC的准确采样计时，则需要执行此操作。 ADC内部没有孔径延迟调整，这是调整多个4 GHz时钟之间相对定时的唯一方法。 如果不需要精确的采样计时校准，则可以使用单个4 GHz时钟生成器，并使用一个扇出装置将多个4 GHz时钟分配给ADC。
只要连接器和相关电缆的额定频率符合相关频率，它们就应该正常工作。 我不熟悉您所指的DP特征。
Huber+Suhner具有多种用于高密度应用的联动同轴连接器(MXPxx系列)。
