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[参考译文] ADS42LB69：QDR LVDS Output Timing at Register17默认设置

admin
Guru**** 2581345 points


请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/579248/ads42lb69-qdr-lvds-output-timing-at-register17-default-setting

部件号：ADS42LB69

大家好，

我的客户询问QDR DxCLK边缘是否位于数据有效窗口的中心
默认设置下。

客户表示DxCLK的边缘和数据的边缘
在他的评估中，在默认设置下似乎相互匹配。

请告诉我。

此致，
Fumio Nakano

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    TI__Guru**** 2581345 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    F.N.，

    寄存器0x17和0x18的位5：1的设置是什么？ 如果是0万，则DACCLK边缘应与有效数据 时间居中。

    此致，

    Jim   

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    TI__Guru**** 2581345 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Jim-San，

    感谢您的快速回复。

    客户的设置似乎有问题。
    有客户报告说，由于该原因，已确认正常运行
    设置正确。

    谢谢！！

    此致，
    Fumio Nakano