[参考译文] ADS8865：在菊花链模式下，CONVST是否必须在SPI时钟的低电平上降至低电平？

您好Tom，

通过 计时要求：菊花链(ADS8865数据表上的表3第7页)，没有涉及 SCLK的CONVST下降边缘的严格计时参数规范；因此不要求CONVST与SCLK同步。  要求是从转换开始到读取所有数据位，CONVST必须保持高。  

但是，在菊花链模式下使用不带忙指示器(DIN=0)的设备时，数据表建议SCLK在CONVST上升边缘必须较低，以便设备在转换结束时不会生成忙指示器； 和定义了图3 第7页上有关SCLK和CONVST的以下定时参数：

Tsu-CK-CNV设置时间：SCLK有效至CONVST上升边缘(最小5ns)

TH-CK-CNV保持时间：SCLK从CONVST上升边缘起有效(最小5ns)

如果可能，请提供CONVST，SCLK， DOUT2的几个示波器图，以便我们验证计时。

谢谢，此致，

路易斯