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[参考译文] ADS52J90：关于JESD204B中的数据速率超过5Gbps时的行为

admin
Guru**** 2560390 points
Other Parts Discussed in Thread: ADS52J90, ADS52J90EVM

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/588581/ads52j90-about-behavior-when-data-rate-in-jesd204b-is-more-than-5gbps

部件号：ADS52J90

您好，支持团队，

我们的客户正在使用ADS52J90评估JESD204B的高速通信。
我对设置以下条件时的行为有一些疑问。
 JESD204B的数据速率= 6.12 Gbps
 设备时钟频率=102 MHz
 L = 4，M = 16，F = 6，K = 4，N = 10， n '=12，Tailbits =2位
 使用内置测试模式。 (不使用模拟输入信号。)

1.设置上述设置后，ADS52J90是否工作正常？
(尽管数据表中将其描述为"5-Gbps JESD接口"。)

2.如果ADS52J90不起作用，则哪个部件不起作用？
(ADS52J90的瓶颈部分在哪里？)

此致，
Tachibana先生

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    TI__Guru**** 2560390 points
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    您好，Masanori-San，

    ADS52J90在6.12Gbps数据速率下工作正常，但您的跟踪长度可能必须更短。 图40显示了设备在不同轨迹长度(最高6.4Gbps)下的抖动性能。
    "5Gbps JESD接口"注释是由于JESD204B标准的最大抖动要求。

    此致，
    奥卢
  • 0
    TI__Guru**** 2560390 points
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    您好Olu-san：

    感谢您的建议。
    我们的客户了解ADS52J90的JESD204B即使在6.12 Gbps下也能运行。

    我还有三个问题。

    1)客户了解总抖动取决于数据速率和轨迹长度，5 Gbps的数据速率是JESD204B最大抖动标准的一个限制。
    这些理解是否正确？

    2)客户假定最大抖动的规格在JESD204B标准的"发射器电气规格(LV-OICE-6G-SR)"中表示TJ = 0.30 p-pui。
    这是否正确？

    3)客户认为，在使用ADC52J90的5 Gbps / PRE_EMP = 15的条件下，必须进行轨迹长度50.8 mm (2英寸)或更短，以满足最大抖动标准。
    这种理解是否正确？

    请教我。

    此致，
    Tachibana先生

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    TI__Guru**** 2560390 points
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    您好，Masanori-San，

    例如，我今天在实验室中使用ADS52J90EVM和TSW14J56revD获取了一些数据；

    5.1MHz输入信号，8个ADC信道/信道(16信道，12x，12b模式)。 对于20MHz的ADC采样频率，JESD204B信道速率为3.2Gbps。

    然后，在所有其他条件保持不变的情况下，ADC采样频率提高到31.25MHz (现在的信道速率为5Gbps)，从而导致SNR下降~0.6dB。

    再次保持所有其他内容不变，ADC采样频率增加到40MHz (现在的信道速率为6.4Gbps)，这导致SNR再次下降~0.5dB。

    是的，您的理解是正确的，但JESD204B标准总抖动规范在如何影响系统性能方面有一定的余地。

    此致，

    奥卢

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    TI__Guru**** 2560390 points
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    您好，Olu-san，

    感谢您的信息。

    顺便说一下，结合ADS52J90EVM和TSW14J56revD，板上JESD204的信号路径模式的总长度是多长？
    请告诉我吗？
    客户担心主板上JESD204信号路径的总长度，因为他希望以高速(6.12 Gbps)运行。

    此致，
    Tachibana先生
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    TI__Guru**** 2560390 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好，Masanori-San，

    对于ADS52J90EVM和TSW14J56revD的组合，从ADS52J90到TSW14J56revD上FPGA的迹线长度大于6英寸。

    此致，
    奥卢
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    TI__Guru**** 2560390 points
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    您好Olu-san：

    感谢您的信息。
    我已经通知了我们的客户。
    客户理解。

    此致，
    Tachibana先生