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部件号：DAC3484 主题中讨论的其他部件： DAC3482
您好，
我们面临同步丢失的问题，详情如下：
工作案例：
1) DATACLK设置为250MHz，同步源为SYNC (同步为FSYNC/16)全字接口：为DAC提供1GHz时钟，设备设置为8x内插。
在这种情况下，如果禁用clkdiv_sync (如数据表中建议的)以检查时钟的稳定性，DAC将继续保持同步。
非工作案例：
2) DATACLK设置为400MHz，同步源为SYNC (SYNC设置为FSYNC/16)字宽接口：DAC提供200MHz时钟，并且设置为无插值。
在这种情况下，当clkdiv_sync被禁用时，同步将丢失。 当启用clkdiv_sync时，我们将看到DAC的正确输出(正在发送单声提示音，我们在频谱分析仪上看到)。 信号稳定且杂散是合理的。
主板上的整体时钟生成由高质量的时钟生成芯片完成。 此芯片提供DACCLK (在两种情况下分别为1GHz和200MHz RESP)，并为FPGA提供参考时钟。 FPGA内部的PLL使用此时钟生成DATACLK和同步。
感谢您调查我们的案例，
此致，
SM
