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[参考译文] ADS1672:时钟信号出现在输入引脚处

Guru**** 2553450 points
Other Parts Discussed in Thread: ADS1672, THS4521

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/604760/ads1672-clock-signal-is-appearing-at-input-pins

部件号:ADS1672
主题中讨论的其他部件: THS4521

您好,

我们正在其中一个项目中使用ADS1672。 下面是ADC部件的示意图。 我们使用的是20MHz时钟,它被缓冲并馈入ADC。 我们面临的问题是时钟在输入引脚(AINN和AINP)上泄漏。 当我们在AINN和AINP引脚上进行监控时,我们发现时钟测量值为-30dBm。 我们应该处理的输入信号为30kHz (-60dBm)。 但是,重建输入信号在-30dBm以上时失真,我们无法检测到-40dBm以上的输入信号。一旦输入达到-40dBm以上,重建信号将反映时钟本身。 任何人都可以建议我们如何最大限度地减少时钟泄漏并解决问题。  

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    您好,Ramakrishna,

    感谢您的帖子!

    您可能实际看到的是由 Δ-Σ 调制器的开关电容器采样级产生的电压瞬变。 ADS1672没有高输入阻抗,因此每个采样将消耗一些瞬时电流来为内部采样电容器充电。 这会导致调制器采样频率输入之间的瞬时电压降。 在该设备中,外部CLK输入直接控制采样频率,因此它们应该是同步的。 您可以通过探测CLK和输入引脚(AINP,AINN)(在CLK输入上触发以获得更清晰的波形)在示波器上验证这一点。

    您能否详细说明您正在尝试测量的输入信号? ADC输出是什么样子的?

    此致,
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    您好,Ryan:

    非常感谢您的快速响应...

    是否有任何方法可以最小化输入的下降幅度??? 这些瞬变值几乎为45mVp-p

    目前我们正在使用信号发生器的VLF正弦波30kHz进行测试。 输入信号对于ADC输入可能会从0dBm到-60dBm谨慎。我们使用THS4521驱动ADC。 下图显示了ADC驱动器示意图。

    ADC的输出被馈送到Zynq处理器的PL部分。 我要在下面附上重建的波形:

    1)下图是输入30kHz @-10dBm级别的重建波形。

    2)下图显示了为输入30kHz @-40dBm电平重建的波形。

    在这里,重建的信号发生失真。 低于-40dBm信号时,它越来越失真。 在-43dBm和以下值之后,我们无法识别信号。

    3)下图显示了无输入信号时重建的波形。

    请建议我们需要进行哪些修改才能解决此问题...

    --

    谢谢,顺祝商祺

    Ramakrishna D C.

    高级工程师,硬件

    Vrinda Technologies公司 Ltd.,

    海得拉巴

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    您好Ramakrishna:

    我将提出以下建议:

    1. 增加THS4521输出处的差分电容器。 您应该期望的电压降多少取决于应用的差动输入电压以及外部电容器和内部采样电容器之间的比率。 电容器越大,任何输入的电压瞬变值就越小。 通常,我们看到的值介于1nF和4.7nF之间。
    2. 拆下共模100pF电容器。 THS4521电路的输出未在样品之间稳定,即使不存在输入信号(在此情况下输入是否接地?)。 有时,我看到这些较小的共模帽实际上会导致输出引脚响得更多,但我不能完全确定原因。

    此致,

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    您好,Ryan:

    非常感谢您的支持...

    问题已解决。 该问题是由于+5.0AVDD电源导轨中的噪音引起的。 更换电源模块后,问题得到解决。

    --

    谢谢,顺祝商祺

    Ramakrishna D C.

    高级工程师硬件,

    Vrinda Technologies Pvt.,Ltd,

    海得拉巴