This thread has been locked.

If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.

[参考译文] DAC5682Z:输出不符合预期,并且使用不同的输入保持不变。

Guru**** 2560390 points
Other Parts Discussed in Thread: DAC5682Z

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/613683/dac5682z-output-not-as-expected-and-remains-unchanged-with-different-inputs

部件号:DAC5682Z

您好,

我正在将Virtex-7 FPGA连接到包含DAC5682z的FMC204电路板。 我在为输入数字数据获取正确的模拟输出时遇到问题。

我正在通过MicroBlaze使用SPI配置DAC,并使用FPGA发送16位并行数字数据。 在FMC板中生成500MHz时钟。 这将设置为CLKIN的输入,并将相同的输入反馈到FPGA。 使用反馈时钟生成250MHz DCLK。 DAC配置为1X1旁路模式。 同步输入也在FPGA中生成wrt 500MHz,并每8个周期切换一次。 我正在使用IBUFDS和OBUFDS组件将信号转换为差分 信号或从差分信号转换。

我尝试发送计数器输入以获得三角形或斜坡波形。 此外,我尝试仅发送2个值,以获得一个方形波形。 但无论输入是什么,输出始终保持不变(请参阅随附的图像1)。 如果我在CONFIIG5中设置rev_bus,则输出会发生变化,但仍然不是我期望的输出(请参阅所附图像2)。

在执行SPI配置后,我可以将STATUS0寄存器读取为0x43。 我还尝试只发送“AAAA”并检查模式错误。(在实施的VHDL原理图中,我可以看到输入设置为“交替接地”和“VCC”) ,但尽管在STATUS4中重置Pattern_err位并仅发送“AAAA”,pattern_err始终不会重置。

我已经尝试了很长时间,我觉得我错过了一些明显的东西,无法找到解决方案或理解行为。  如果 您能帮助我了解可能的调试方法或解决方案,我将非常高兴。

谢谢,此致,

Abhijith

 

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
    阿比吉特,

    我们正在研究这一问题。

    此致,

    Jim
  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好,Abhijith,

    请尝试附加的配置文件。 在此文件中,DAC配置为2x内插模式(默认模式)。 您必须相应地更新FPGA的参考clk。 设置完毕并发送数据后,尝试将配置3的位1从0切换到1。 我还附上了设备GUI的屏幕截图,其中显示了这些设置的寄存器值。

    此致,

    Neeraj Gill

    e2e.ti.com/.../DAC5682Z-2x

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    Neeraj您好,

    我尝试将寄存器值设置为上述值。 但输出仍然与我的原始帖子中的图像2相同。

    我还有几个问题。
    1.请您解释一下更新参考层的含义。 即使使用2倍插值,DAC也可以与500MHz Clk Right配合使用?
    2.我是否应该将CONFIIG10更改为0xC8,因为我仍在提供250MHz DCLK?

    3. SERDES组件从FPGA提供数据的重要性如何? 我正在VHDL代码中生成时钟上升沿的数据,并将16位中的每个位输出到OBUFDS组件。

    谢谢,此致,
    Abhijith

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好,Abhijit,

    • 数据表第39页上的表8描述了使用DAC的模式与CLKIN频率和DCLK频率之间的关系。  根据您使用的模式,必须提供相应的CLKIN和DLCK。
    • 7.7 部分的数据表第12页上有一个表格,其中介绍了DLL操作频率和要使用的config10值。 请根据此值更改config10。
    • 如  数据表DCLK中所述,同步和数据应满足数据表中所述的计时要求。

    此致,

    Neeraj

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
    Neeraj您好,

    感谢您的回复。 我已将DCLK (250MHz),SYNC和CLKIN (500MHz)频率保持在原始POST中提到的建议范围内。 CONFIIG10设置为0xC8。 根据您的建议,我刚刚更新为双DAC和软件同步的2x内插模式。
    此外,如果DLL锁定发生在DAC处,则应该意味着数据与DCLK同步。

    您能否提供任何有关输出波形对应什么的见解? 如果DAC未接收到输入,模拟引脚处是否为标准电压? 因为即使我将x"0000"作为数据发送,我也可以看到该波形。 因此,我相信发援会根本没有收到任何数据。 如果您能对此作出一些澄清,这对我的调试将非常有帮助。

    提前感谢。

    此致,
    Abhijith