[参考译文] ADS42LB69：缺少ADS42LB69时钟输出

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https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/605235/ads42lb69-ads42lb69-clock-out-missing

部件号：ADS42LB69

您好，

在我们的设计中，数据时钟输出连接到FPGA。在FPGA (Kintex-7)内部，时钟首先连接一个IBUFDS，然后连接一个BUFG，然后再连接到IDDRS (用于数据位)和一些其他电路。

BUFG的时钟称为ADC_CLK_BUFD_BUfg。此时钟连接到PLL，它具有锁定和时钟输入停止输出。

我们怀疑数据时钟上没有时钟。是否需要启用任何寄存器才能实现此功能？开机时，我们仅执行硬件重置。

默认情况下，该器件在DDR LVDS模式下运行，因此数据时钟输出应与ADC的采样时钟相同，在我们的情况下为200MHz。

感谢您的帮助，

此致，

8 年多前

0 admin 8 年多前

TI__Guru**** 2516170 points

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SM，

在硬复位后，必须将0x1写入地址0x15以使输出时钟运行。

此致，

Jim

0 admin 8 年多前

TI__Guru**** 2516170 points

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您好，Jim，
感谢您的回答。
我们开始测试ADC到FPGA接口的输出，并观察到以下情况：
1) ADC配置为发送所有1和0，FPGA可正确读取它们。
2)然后我们尝试了交替模式(寄存器值0x33)，但我们得到了交替0xFFFF和0x0000 (正在进行某些数据重新调整)
3)我们尝试了校直模式(0xAAAA)，而不是收到0x5555
4) 8点正弦波：正在接收周期8的周期值，但所有值都不正确。
问题是我们没有获得正确的数据，因此存在一些数据对齐问题。

我们认为没有噪音/时间问题，因为数字不会随时间而变化(我们一次以1024个字的快照获取数据)，并且已执行多次运行

我们正在将其连接到Xilinx 7 FPGA，FPGA内部的信号流如下所示：
1)数据先进入IBUFDS，然后进入IDDR (我们尝试了IDDR的不同配置(对边，同边和同边，同边)，结果相似(所有配置都给出了错误的值)
2)时钟先进入IBUFDS，然后进入IBUFG (ADC_bit_clk_bufds_bufg用作IDDR的时钟源)
数据位时钟已受到计时限制。

再次感谢您的帮助，
SM。

0 admin 8 年多前

TI__Guru**** 2516170 points

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SM，

您能否向我们发送您正在使用的完整注册配置？在采样速率低得多的情况下运行时，是否仍存在此问题？

此致，

Jim

0 admin 8 年多前

TI__Guru**** 2516170 points

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您好，Jim，

实际上，我们在寄存器设置方面的工作很少：

硬重置IC，然后，

1)将0x01写入0x15 (启用DDR模式)

2) 0x03至0x0F (设置ADC以发送测试模式数据)

我们没有尝试以较低的采样率运行ADC，因为我们没有看到接收到的数据有任何时间变化。

此致，

0 admin 8 年多前

TI__Guru**** 2516170 points

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您好，Jim，

请问注册表配置中是否缺少任何内容？

期待您的意见，

此致，

数据转换器（参考译文帖）

数据转换器（参考译文帖）(Read Only)

[参考译文] ADS42LB69：缺少ADS42LB69时钟输出