• 状态 Resolved
  • 已锁定 已锁定
  • 回复 3 回复
  • 订户 1 订户
  • 视图 413 视图
  • 用户 0 会员在此处
选项
选项
相关

This thread has been locked.

If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.

[参考译文] ADS1274EVM-PDK：未生成DRDY输出

admin
Guru**** 2540720 points
Other Parts Discussed in Thread: ADS1274

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/602276/ads1274evm-pdk-drdy-output-not-being-produced

部件号：ADS1274EVM-PDK
在“线程：ADS1274”中讨论的其他部件

您好！

我无法从ADS1274 EVM读取DRDY信号。 背景情况如下。

  • 我正在使用ADS1274EVM板(不带主板)，并且正在使用TIVA TM4C1294XL作为SPI主控器，以便从EVM接收数据。
  • 我正在使用模式<00>和格式<000>以获取高速模式，SPI，TDM，动态格式的信号。
  • TM4C输出20 MHz的输出时钟，该时钟连接到4.5 (CLKR)。 I与逻辑分析仪相连的4.15 (DRDY引脚)。
  • 通道1已通电，缓冲区已激活。

我检查了ADS1274芯片引脚上的静态信号(模式，格式和PWDN)，它们都处于预期水平。 根据勘误表，CLKDIV是X，所以我没有麻烦。 所以我毫不怀疑我发送的静态信号是正确的。

我尝试了TM4C的时钟和外部时钟，但不管我使用什么时钟，DRDY都没有产生。 我在ADS1274引脚处检查了它，根据逻辑分析器，这也很有效。 所以我的动态输入也是可以的。

因此，我的问题是：如果我的静态输入和动态输入正常，我不考虑的另一个问题是什么？ 如果有人有任何想法/建议，请告诉我！

  • 0
    TI__Guru**** 2540720 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好，Stefan，

    感谢您的帖子！

    模式和格式引脚设置正常。 /PWDN引脚没有任何作用，只能强制将具有/PWDN =0的信道的相应数据全部设为0X00's。

    AVDD，DVDD和IOVDD使用什么电源电压？

    另外，/sync pin的状态是什么？ 确保在转换期间将其上拉至IOVDD。

    我只会尝试使用板载时钟源(Y1)，因为您没有使用提供的EVM软件。 只要ADS1274正在接收时钟输入且/sync为高电平，转换器就应该正在运行，并且/DRDY将以数据速率输出脉冲。

    此致，
  • 0
    TI__Guru**** 2540720 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好，Ryan：

    谢谢，我得到了一个输出(希望是正确的)！ 我的电源电压分别为5V，1.8V和3.3V，并且/SYNC引脚被拉起。 你的答复中有两个部分帮助我找到了问题：

    1)电源电压：我之前将5V电源连接到5.10 (MMB0对应位置的5V引脚，因此混淆了)，而不是AVDD引脚(5.3)。

    2)时钟源：我浏览了EVM原理图，发现4.5 的目的是读取驱动ADC的时钟信号，而不是向ADC提供时钟信号。 因此，我通过4.17 设置了外部时钟。

    请您就以下几个问题向我提出建议吗？

    1)在数据表中，/DRDY函数有时被描述为上拉，有时被下拉。 我得到了一个/DRDY，它被拉下了(在附图中)。 这是应该发生的吗？

    2) 当外部时钟为25MHz时，/DRDY信号开始不稳定地触发，但当外部时钟为20MHz时，信号是一致的。 但是，当我使用内部振荡器时，即使是在27MHz，DRDY也像一个魅力。 这是为什么？

    此致，

    Stefan

  • 0
    TI__Guru**** 2540720 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好，Stefan，

    Stefan Manoharan 说：
    1)在数据表中，/DRDY函数有时被描述为上拉，有时被下拉。 我得到了一个/DRDY，它被拉下了(在附图中)。 是否应该发生这种情况？[/QUOT]

    您注意到的是当您不读取数据时/DRDY的空闲行为。 如果您不读取数据，则/DRDY将保持低电平，直至下一个样本准备就绪。 请参见数据表中的图76。

    否则，当您读取数据时，/DRDY将清除并再次返回HIGH，直到下一个样本准备就绪。

    Stefan Manoharan 说：
    2) 外部时钟为25MHz时，/DRDY信号开始不稳定地触发，但外部时钟为20MHz时，信号始终如一。 但是，当我使用内部振荡器时，即使是在27MHz，DRDY也像一个魅力。 为什么？[/QUOT]

    当您说"外部时钟"时，您是使用软件中的PLL来提供时钟，还是使用其他外部时钟源？ 我相信你所指的是板载时钟源(Y1)，这应该是一个高质量的振荡器。 我不确定问题是什么，但可能是Y1能够提供比PLL或其他外部时钟源更干净，更一致的时钟。 您可以在示波器上探测TP8以查看CLK波形的质量。

    此致，