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[参考译文] ADC0.85万：ADC0.85万 CLK和DCLK相位关系

admin
Guru**** 2540720 points


请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/603222/adc08500-adc08500-clk-and-dclk-phase-relation

部件号：ADC0.85万

尊敬的支持人员：

我们的设计使用ADC0.85万时钟频率250MHz，2个并行LVDS通道，具有多路解复用功能，并在FPGA中捕获数据。 FPGA内部有逻辑，需要将时钟同步到500MHz采样频率。 使用ADC的相同clk输入时钟此逻辑是否安全？ DCLK ADC在除以2之后是否相对于clk输入移出相位并通过输出时钟发生器？

提前感谢您的参与

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    TI__Guru**** 2540720 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    你好，Andreas

    我认为使用输入CLK副本为ADC计时FPGA逻辑应该是可以的。

    输出DCLK确实有一些逻辑延迟(数据表中注明了Tod，请参见图5和图6)。 由于零件的变化以及温度和电源电压，Tod中会有一些变化。 因此，您需要使用某种FIFO机制来设计逻辑，以处理500 MHz时钟之间的潜在偏移，DCLK以250 MHz运行(SDR计时器)。

    另请注意，在ADC加电校准和指令校准期间，输出DCLK将停止，并在过程完成后重新启动。 您的数据捕获逻辑还需要容忍此行为。

    此致，

    Jim B