[参考译文] ADS54J66：用户数据帧以及有关LC和HC寄存器使用的问题

用户，

问题1. 是的

问题2. A0是通道A的第一个样本，A1是通道A的第二个样本，依此类推。

问题3. 这些将从数据表中删除。 我附上了我们目前正在进行的工作的初步草案。 这些问题仍然存在

       显示在本草稿中，但将被删除。

问题4： 不能。您不能在LMF=244中操作模式8。

此致，

Jim

 e2e.ti.com/.../SBAS745.pdf

Jim，

    您的回答非常适合我， 首先谢谢。

    我还有另一个关于该设备的数据流及其数据格式的问题(从ADC到jesd204b (传输层，链路层))。关于这个问题，我绘制了一个数据流图。

    可惜我把它留在我的公司，所以明天我会上传， 请帮我把它做好。

此致，

邱旭

Jim，

    我对ADS54J66的数据表有另一个问题，它让我感到困惑。 关于此数据流图问题，我花了一些时间来绘制一些草案，以使我的问题更加清晰。此处的名称是“ADS54J66     A”，“ ADS54J66   B”，“ADS54J66   C”。 我将它们张贴在下面。

     这些问题与操作模式8有关。

Q1 >下面三个来自ADC的数据流图将数据流输出到JESD204B输出位流，哪一个是正确的理解？

     如果没有正确答案，请帮助我确认哪一个最接近正确答案。

问题2 >我倾向于认为"ADS54J66     A"是正确的， 但在数据表(第38页，表14)中 ，与操作模式8相关的子表(名为LMFS =4421 (0-PAD))中，有16位0 fallow A0[15:8] a[7:0]，我不知道这些零来自哪里？

     所以我抽取了床架B和C

Q3 >关于 “ ADS54J66   B”，我认为SerDes Rx或JESD204B Rx寄存器可能是32位，所以当他们处理16位数据时，他们必须附加16位零。这样我就可以将这些零点燃了吗？

    所以，当我解压FPGA接收器时，我还应该使用32位寄存器来获取这些数据，而只是点燃低16位？

Q4 > 关于 “ ADS54J66   C”，我也怀疑其正确性，因为它甚至使用20Gbps。

Q5>“ ADS54J66   B”中的红线是否可以认为红线两端的数据相等？

Q6 >我想知道，在SERDES RX和JESD204B RX之后，我在FPGA中获得的数据是ADC输出数据追加0和OVR。这是正确的理解吗？

可能操作模式使用 表14中的数据帧assmebly LFMS=4421，而不是LMFS=4421 0-PAD？

Jim，  

    也许操作模式8使用 表14中的数据帧assmebly LFMS=4421，而不是LMFS=4421 0-PAD？

此致，

邱旭

用户，

正确。 模式8使用LMFS =4421，无0填充。

此致，

Jim

Jim，

    很抱歉打扰你。

    当我阅读表72 (数据表，第69页)时，表中有两个我不知道的寄存器。

那么，在步骤2中，什么是寄存器4002h和寄存器4001h。 我找不到它们的描述。

此致，

邱旭

e2e.ti.com/.../7776.SBAS745.pdfUser，

请使用随附的初步更新数据表。 您提到的这些寄存器未被使用。 它们将 在 数据表的下一版本中删除。

此致，

Jim

用户，

请在您查看我发送给您的更新数据表后，如果这仍然是问题，请告诉我。

此致，

Jim

Jim，

    感谢您更新数据表。 但很可惜，我觉得接下来的3个问题令我感到困扰。  

Q1) 当我阅读表72 (数据表，第69页)时，我在该表中不知道有两个寄存器。
    那么，在步骤2中，什么是寄存器4002h和寄存器4001h。 我找不到它们的描述， 它们没有用处，它们会被删除吗？

问题2) 我对表72有另一个问题(数据表，第69页)。 在步骤6中，使用02h注册6016h。 但在表70中，它说明此寄存器的7-1位必须设置为0，并且可以配置LSB。 二进制中的02h应为0.001万，这违反了表70。表70中的两个表72中可能存在错误？

    您能告诉我，在6016h中需要为通道A，B配置PLL模式40x的数据是什么

Q3)  在表27 (数据表第29页)中，注册号0053h的MSB，其名称是CLK DIV。 我知道这个寄存器的功能，但我真的不知道为什么我必须设置一个输入时钟分隔器。
例如，在操作模式8中，我想输入一个500MHz的时钟来采样200MHz正弦信号，我不知道为什么要将它除以2或4？

此致，

邱旭

用户，

在我上一篇文章中，我告诉您地址4002h和4001H不是有效地址，将从数据表中删除。

ADS54J66每通道使用2个交错内核。 因此，输入时钟应除以2，以生成交错内核的采样时钟。

因此，在ADS54J66中，我们必须始终将CLK DIV位设置为1。我们 可能会 将ADS54J66的此位重命名为'Always write 1'，以避免客户产生任何混淆。

对于40x模式，在第6A00页的地址16h中写入0x02。 数据表中有错误。

此致，

Jim

Jim，

Q1)那么这句话的含义是什么(200-MHz复杂带宽或100-MHz实际带宽支持，数据表第1页)？

问题2) 此设备的最大时钟速率为500MSPS，因此我想知道，在操作模式0中，是否可以使用此设备来采样复杂带宽为240Mhz的信号？

Q3) 无论 何种操作模式，此设备都只能  支持200MHz复杂带宽或100MHz实际带宽信号？

此致，

邱旭

Jim，

感谢你的帮助。

Q1)在操作模式0下，FS = 488M，我能否采样Fo为366M且带宽为220m (FL = 256M，FH = 476M)的信号？

Q2)在操作模式0下，FS = 480M时，我能否采样Fo为360M且带宽为210m (FL = 255M，FH = 465M)的信号？

此致，

邱旭

Jim，

   感谢你的帮助。

   我‘s尚未确定ADC所需的时钟性能，因此我有一个问题。

   现在 ，我要提供ADS54J66 A clk信号(其相位噪声性能参数为400MHz -110DBc@1kHz)。此clk是否可以驱动ADC良好？

   或者 ，您可以给我一个提示，在哪里可以找到有关ADS54J66的此参数？

此致，

邱旭