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[参考译文] ADS1282:具有同步时钟的连续同步模式

Guru**** 2564565 points
Other Parts Discussed in Thread: ADS1282

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/621415/ads1282-continuous-sync-mode-with-sync-clock

部件号:ADS1282

带同步时钟的连续同步模式不起作用。
Dout始终输出0。

ADS1282设置如下所示。
- CONFIG0寄存器:0xC2连续同步模式,250SPS,SINC + LPF滤波器。
- RDATAC命令
-同步信号:GPS TP (时间脉冲)信号250Hz。(此信号是非常宝贵的同步信号。)

如果未输入GPS TP信号,DOUT将正常输出。
我将同步信号更改为其他值,并尝试将其作为原始值输入,但仍然不起作用。 (例如:300Hz -> 250Hz)

我想按照数据表第23页上的图48操作它,但它不起作用。

此致,

KJ公园。

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    我找到了以上有关同步信号定时的内容。

    在第四项中,同步引脚的时间相当严格。

    主时钟输入为4.096 MHz ,同步信号使用GPS模块的时间脉冲输出信号。

    (ADS1282的数据输出速率为250SPS,同步信号的频率为250Hz)

    在这种情况下,连续同步模式是否正常工作?  或者是否会重新同步?

    提前感谢您的帮助。

    KJ公园。

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    您好,KJ:

    只要ADC的主时钟稳定且不会显著改变数据速率,250 Hz数据速率和250 Hz同步脉冲就应该工作。

    图48中有关连续同步模式的一个重要注意事项是,同步上升沿应与ADC主时钟的下降沿相对应,以确保同步发生。 您是否能够在MCU/FPGA中对同步上升边缘到CLK下降边缘进行计时?

    此致,
    Chris
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    您好,Chris:

    感谢您的回答。
    如上图所示,GPS TP信号和主时钟之间存在偏移。
    因此,同步上升边缘可能与ADC主时钟的下降边缘不匹配。
    (主时钟使用4.096 MHz振荡器,GPS模块使用自己的内部时钟。)

    在图中,由于探头损坏,主时钟看起来像正弦波。
    实际上,它被推定为平方波。

    此致,
    KJ公园。

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    您好,KJ:

    遗憾的是,如果这些时钟之间的偏移过大,则连续同步模式将定期重新同步设备。 如果每个时钟的偏移较小,则重新同步的频率将会降低;但是,当同步时钟和ADC主时钟从同一时钟源派生时,此模式的工作效果确实最佳。

    对于连续同步模式,您的系统中是否有多个ADC需要保持同步,还是只需要确保ADC以非常准确的数据速率运行?

    也许有一种替代方法可以使用MCU对GPS脉冲进行“重新计时”,这样同步脉冲和ADC时钟就可以从类似的源派生。 为此,您可能需要从MCU时钟创建ADC时钟。 如果这不是一个选项,则可能以某种方式使用脉冲同步模式是下一个最佳选择。

    此致,
    Chris