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部件号:DAC5311 主题中讨论的其他部件: DAC8411
我希望在具有不同分辨率的DAC (DAC5311,6311,7311,8311,8411)中使用相同的设计。
我的问题:是否允许发送超过要求的16或24 CLK且具有同步/低电平? 即,如果我始终向这些设备发送18个数据位,分辨率较低的设备是否正常工作?
我想对所有DAC使用DAC8411数据表(有效写入序列)图80中实线同步行中显示的序列,但同步后停止时钟和数据/将达到高值:
DAC5311数据表的图1 (串行写入操作)中以某种方式指明了这一点,而在8.5 中,1.2 同步中断显示:“同步线路至少保持低电平(!) 16 SCLK和DAC的下降边缘在第16下降边缘上更新",但在图83中,同步较低时,没有更多时钟。
那么:如果我向“较小”的DAC发送的数据超过所需数量,会发生什么情况?
感谢您的支持,
Wolfgang Ruprecht,Isitronic GmbH